DE102004050027B4 - Verfahren zum Herstellen eines Wafer Level Packages - Google Patents

Verfahren zum Herstellen eines Wafer Level Packages Download PDF

Info

Publication number
DE102004050027B4
DE102004050027B4 DE102004050027A DE102004050027A DE102004050027B4 DE 102004050027 B4 DE102004050027 B4 DE 102004050027B4 DE 102004050027 A DE102004050027 A DE 102004050027A DE 102004050027 A DE102004050027 A DE 102004050027A DE 102004050027 B4 DE102004050027 B4 DE 102004050027B4
Authority
DE
Germany
Prior art keywords
wafer
chip
chips
solder balls
resin plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004050027A
Other languages
English (en)
Other versions
DE102004050027A1 (de
Inventor
Stefan Dr. Geyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102004050027A priority Critical patent/DE102004050027B4/de
Priority to TW093131203A priority patent/TWI259564B/zh
Priority to CNA200410085694XA priority patent/CN1612334A/zh
Priority to US10/967,020 priority patent/US7091062B2/en
Publication of DE102004050027A1 publication Critical patent/DE102004050027A1/de
Application granted granted Critical
Publication of DE102004050027B4 publication Critical patent/DE102004050027B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)

Abstract

Verfahren zum Herstellen eines Wafer-Level-Packages, wobei ein Wafer zunächst face-down auf einem temporären Träger befestigt und anschließend die Waferrückseite mechanisch und danach nasschemisch auf eine Dicke von minimal 10 μm abgedünnt wird, wobei die Waferrückseite zunächst monolagig oxidiert und anschließend mit einem Silanhaftmittel versehen wird, wobei anschließend eine wafergroße faserverstärkte Kunstharzplatte auf die Waferrückseite aufgeklebt wird und wobei der Wafer nach dem Entfernen des temporären Trägers von der Chipseite aus bis in eine vorgegebene Tiefe, Schnittfugen bildend, angesägt wird, wobei anschließend auf der Chipseite ein lichtempfindlicher Polymer aufgetragen, belichtet und entwickelt wird, so dass die Schnittfugen beidseitig mit dem Polymer beschichtet sind und dass der so präparierte Wafer von der Seite der Kunstharzplatte in einzelne Chips zersägt wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Wafer Level Packages.
  • Es hat sich herausgestellt, dass das Wafer Level Package (WLP) derzeit das kostengünstigste Package überhaupt ist. Der Grund hierfür ist, dass die Chips direkt auf einem PCB (Printed Circuit Board) kontaktiert werden und das Drahtbonden, der anspruchsvolle Zwischenträger, sowie das Verkapseln, entfallen. Das Wafer Level Package besitzt bei kleinsten Abmessungen beste elektrische Eigenschaften. Darüber hinaus bleiben alle Möglichkeiten des Testens und des Rework (Nachbearbeitung) erhalten und es können übliche Bestückungsautomaten für Leiterplatten verwendet werden.
  • Unter „Wafer Level Package" ist zu verstehen, dass das gesamte Packaging und sämtliche Zwischenverbindungen auf dem Wafer sowie sonstige Bearbeitungsschritte vor dem Vereinzeln (Dicing) in Chips (Dies) ausgeführt werden. Diese vereinzelten Chips werden dann direkt auf ein Substrat montiert.
  • Weiterhin benötigen Chips eine Umhüllung aus einem Kunststoff, z.B. einem Polymer. Diese Umhüllung hat die Aufgabe, das Chip vor korrosiven Umwelteinflüssen, insbesondere an der Sägekante im Bereich der Schichtfolge, sowie feinmechanisch die feinen Bonddrähte vor Beschädigung und grobmechanisch das harte aber spröde Silizium vor Bruch zu schützen. Ein Beispiel für den Schutz der Sägekante mit einer Kunstharzschicht geht aus der DE 100 43 172 A1 hervor.
  • Dieser Schutz wird bei den meisten Chips bzw. Packages durch Umhüllung mit einem Kunststoff, eine sogenannte Moldcap, bewirkt. Das Package wird dazu mit dem Leadframe oder einem anderen Trägerelement in einer Form komplett mit einem wärmehärtenden Epoxydharz (Moldcompound) umspritzt. Bei diesem Vorgang werden die Sägekanten, die Bonddrähte und das Silizium geschützt und gleichzeitig der Leadframe bzw. das Trägerelement eingebunden.
  • Bei dem kostengünstigeren WLP fällt die Aufgabe des Schutzes der Bonddrähte sowie die Einbindung des Leadframe weg. Beim WLP müssen nur noch die Sägekanten im Bereich der Schichten vor korrosiven Umwelteinflüssen sowie das spröde Silizium von der Rückseite her geschützt werden. Um dies zu erreichen, werden die Chips aus dem Waferverbund vereinzelt und jeweils auf einem Board, z.B. entsprechend der Flip-Chip Technologie montiert und anschließend die Chiprückseite und die Sägekanten des Chips mit einem wärmehärtenden Epoxydharz umspritzt.
  • Das WLP hat allerdings den Nachteil, dass es nur für kleine Chips mit einer Kantenlänge bis maximal 2,5 mm eingesetzt werden kann. Der Grund liegt darin, dass größere Chips längere Ausdehnungswege besitzen (große DNP), die in Verbindung mit den sehr unterschiedlichen Ausdehnungskoeffizienten von 2,3 ppm/K beim Chip und von 20 ppm/K bei der Leiterplatte (PCB, glasfaserverstärktes Epoxydharz) ein allmähliches Abreißen der äußeren Lötverbindungen bei den unweigerlich stattfindenden Temperaturänderungen bewirken. Das bedeutet, dass die Chips beim Temperaturcyclingtest auf dem Board (PCB) vorzeitig ausfallen können, indem Lötverbindungen Risse bekommen.
  • Um dieses Problem zu umgehen, sind bisher zwei prinzipielle Möglichkeiten bekannt geworden.
  • Die erste Möglichkeit besteht darin, eine Art „Zwangshalterung" von Chip und Leiterplatte zu bewirken. Das kann beispielsweise durch einen „Underfill" zwischen Chip und Leiterplatte, oder einen „Polymer Collar" (Kragen) erreicht werden, der die Lötbälle auf dem Chip teilweise umschließt.
  • Die „Zwangshalterung" im Falle des „Underfill", also des Einbringens eines Moldmaterials zwischen Chip und Leiterplatte unter Ausnutzung der Kapillarwirkung, hat aber den Nachteil, dass eine Reparatur (Rework) schwer möglich ist. Darüber hinaus erfordert das „Underfill" einen zusätzlichen Arbeitsschritt. Außerdem ist das „Underfill" bei sehr großen Chips, wie DRAM's, langfristig nicht ausreichend zuverlässig.
  • Die Verwendung eines „Collar" (Kragens) hat nur begrenzte Wirkung und ist bei großen Chips, wie DRAM's nicht ausreichend.
  • Die zweite Möglichkeit besteht in einer „Freiheitshalterung" von Chip und Leiterplatte. Das kann beispielsweise durch „Microsprings" (federartig ausgestaltete Verbindungselemente), „Softbumps" (elastische bzw. nachgiebige Kontakthügel), die Verwendung einer Chipmontagefolie (Tape), oder einer „Double Ball Redistribution" (Umverdrahtung mit jeweils zwei Kontaktbällen übereinander, wobei der untere Kontaktball in Epoxydharz eingebettet ist), erreicht werden.
  • Es kann allerdings festgestellt werden, dass sämtliche „Freiheitshalterungen" einen gemeinsamen großen Nachteil aufweisen. Wenn der Abstand (H) zwischen Chip und Leiterplatte gering ist (die Scherkraft am Lotball ist proportional zu DNP geteilt durch H), ist auch der „Freiheitsgewinn" und damit der „Zuverlässigkeitsgewinn" gering. Ist der Abstand (H) zwischen Chip und Leiterplatte groß, ist zwar der „Freiheitsgewinn" und damit der „Zuverlässigkeitsgewinn" groß, gleichzeitig wird aber der Aufbau dicker, was bei der fortschreitenden Miniaturisierung hinderlich ist.
  • Dieses Verhältnis lässt sich mit einer allgemeinen Formel ausdrücken: γ = ΔT (CTEdie – CTEboard)DNP/H
    • γ
    = Scherkraft
    CTE
    = thermischer Ausdehnungskoeffizient des Die oder des Boards
    ΔT
    = Temperaturbereich des Beanspruchungszyklus (stress cycle)
    DNP
    = Abstand vom neutralen Punkt der Lötverbindungen
    H
    = Abstand zwischen Die (Chip) und Board
  • Aus dieser Formel wird ersichtlich, dass die Scherkraft insbesondere von H abhängt und bei zunehmendem H abnimmt.
  • Aus der US 58 51 845 geht ein Verfahren für das Packaging eines Halbleiterchips hervor. Diesem Verfahren liegt das Problem zugrunde, dass sich bei der Chip-On-Board Montage eines unverpackten Chips auf einer Leiterplatte ein thermisch bedingter Stress ausbildet. Dieser thermische Stress entsteht durch die Fehlanpassung der thermischen Ausdehnungskoeffizienten (CTE) zwischen Chip und Leiterplatte.
  • Das Verfahren sieht daher vor, dass ein abgedünnter Chip im Waferverbund unter Zwischenlage einer nachgiebigen Klebeschicht auf einem Substrat montiert wird. Die nachgiebige Klebeschicht hat die Aufgabe, thermisch bedingten Stress zu absorbieren. Als Substratmaterial kann Silizium, Keramik oder auch glasfaserverstärktes Epoxydharz (z.B. FR-4) verwendet werden. Für die nachgiebige Klebeschicht kommt beispielsweise Polyimid, Epoxydharz, Silikon o.ä. in Betracht.
  • Der entsprechend ausgestattete Chip kann dann nach Vereinzelung auf Leiterplatten montiert werden.
  • Schließlich geht aus der US 2002/197771 A1 ein Verfahren zum Abdünnen eines Wafers mittels CMP (chemisch mechanisches Polieren) sowie eine Anordnung zum Schutz der abgedünnten Chips hervor. Um das Chip vor Beschädigung oder Bruch zu schützen, wird auf dessen Rückseite ein Verstärkungsmittel aufgebracht. Als Verstärkungsmittel wird hier eine flache Platte oder ein Polyimid bzw. Polysilicon-Lack verwendet.
  • In der DE 101 64 494 A1 werden Möglichkeiten zum Abdünnen von Chips nach dem Auflöten auf einen Träger oder nach dem Aufbringen eines Lotrahmens durch Materialabtrag beschrieben.
  • Der Erfindung liegt nun die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Wafer Level Packages aufzuzeigen, welches die Nachteile des Standes der Technik beseitigt, Probleme einer thermischen Fehlanpassung und der Board Level Zuverlässigkeit beseitigt, die Realisierung ausreichend dünner Strukturen erlaubt und einen sicheren Schutz der Chipkanten erlaubt.
  • Die der Erfindung zugrunde liegende Aufgabe wird durch ein erstes Verfahren gelöst, bei dem ein Wafer zunächst „face-down" (mit der aktiven Seite nach unten) auf einem temporären Träger befestigt wird und anschließend die Waferrückseite her mechanisch und danach nasschemisch auf eine Dicke von minimal 10 μm abgedünnt wird, dass die Waferrückseite zunächst monolagig oxidiert und anschließend mit einem Silanhaftmittel versehen wird, dass anschließend eine wafergroße Kunstharzplatte auf die Waferrückseite aufgeklebt wird und dass der Wafer nach dem Entfernen des temporären Trägers von der Chipseite aus bis in eine vorgegebene Tiefe, Schnittfu gen bildend, angesägt wird, dass anschließend auf der Chipseite ein lichtempfindlicher Polymer aufgetragen, belichtet und entwickelt wird, so dass die Schnittfugen beidseitig mit dem Polymer beschichtet sind und dass der so präparierte Wafer von der Seite der Kunststoffplatte in einzelne Chips zersägt wird.
  • Die der Erfindung zugrunde liegende Aufgabe wird ferner durch ein zweites Verfahren gelöst, bei dem ein mit Lötbällen ausgerüsteter Wafer „face-down" auf eine wafergroße Kunstharzplatte geklebt wird, die mit Durchkontaktierungen im gleichen Pitch wie die Lötbälle versehen ist, dass anschließend der Wafer von der Rückseite her nasshemisch auf eine Dicke von minimal 10 μm abgedünnt und dann mit einem Kunstharz bedruckt wird, dass die dem Wafer gegenüber liegende Seite der Durchkontaktierungen mit Lötbällen versehen und der Wafer anschließend von der Chipseite aus bis in eine vorgegebene Tiefe, Schnittfugen bildend, angesägt wird, dass anschließend auf der Chipseite ein lichtempfindlicher Polymer aufgetragen, belichtet und entwickelt wird, so dass die Schnittfugen beidseitig mit dem Polymer beschichtet sind und dass der so präparierte Wafer in einzelne Chips zersägt wird.
  • Eine Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass der mit Lötbällen im quadratischen 0,5 mm Pitch ausgerüstete Wafer in einzelne Chips zersägt wird, dass eine Vielzahl der Chips auf eine kupferkaschierte Kunstharzplatte gelötet wird, die mit Durchkontaktierungen und einer Umverdrahtung vom 0,5 mm Pitch auf der Chipseite auf ein 0,8 mm Pitch auf der Boardseite ausgestattet ist, dass die Chips von der Rückseite her im atmosphärischen downstream Fluorplasma abgedünnt und mit einem dünnflüssigen Kunstharz unterfüllt und bedruckt werden.
  • Durch die Erfindung wird das Problem der Board Level Zuver- Lässigkeit beim Wafer Level Packaging für beliebig große Chips, wie z.B. DRAMS, dadurch gelöst, dass das Chip auf der nicht aktiven Seite derart extrem abgedünnt wird, so dass es problemlos den relativ großen Ausdehnungswegen der faserverstärkten Kunstharzplatte, z.B. ein glasfaserverstärktes Epoxidharz (Standardleiterplattenmaterial), folgen kann, mit dem es über die Chiprückseite oder die Chipvorderseite fest verbunden ist.
  • Ein derart abgedünnter Chip kann der Ausdehnung des PCB problemlos folgen, da eine maximale reversible Dehnung von Si bei einer Dicke von 60 +– 25 μm von 0,5 % möglich ist. Das bedeutet, dass an ein glasfaserverstärktes Epoxidharz mit einem Ausdehnungskoeffizienten von 20 ppm/K (= 0,002 %/K) fest gebundenes Silizium einen Temperaturwechsel von 250 K mit Sicherheit verträgt (0,002 %/K × 250 K = 0,5 %).
  • Der Vorteil der Erfindung besteht darin, dass eine höchste Zuverlässigkeit auch für beliebig große Chips, sehr gute elektrische Werte, sehr kleine (dünne), sehr stabile und sehr robuste Bauform verbunden mit geringen Herstellungskosten erreicht wird. Gleichzeitig wird ein äußerst kostengünstiger Chipkantenschutz erreicht.
  • Zusammengefasst besteht der Kern der Erfindung darin, dass das Chip/Wafer extrem abgedünnt und anschließend an ein Plattenmaterial angebunden wird, welches einen gleichen oder ähnlichen Ausdehnungskoeffizienten wie das Board hat, so dass das Silizium den großen Ausdehnungswegen des Boards folgen kann und muss, ohne dass es zum Abreißen von Lötverbindungen kommt.
  • Die Erfindung soll nachfolgend an Ausführungsbeispielen näher erläutert werden. In den zugehörigen Zeichnungsfiguren zeigen:
  • 1: ein Wafer Level Package nach dem Stand der Technik, bei dem ein Chip mit Hilfe von Lotbällen auf einem Board montiert ist;
  • 2: ein Wafer Level Package nach der Stand der Technik, bei dem das Chip extrem abgedünnt ist und an der Rückseite mit einer glasfaserverstärkten Kunstharzplatte, einen unlösbaren Verbund bildend, verbunden ist;
  • 3: eine schematische Schnittdarstellung des mit einer Schnittfuge versehenen Verbundes nach 2;
  • 4: die Schnittfuge nach 3 nach dem Beschichten mit einem Polymer; und
  • 5: durch Einsägen von der Rückseite vereinzelte und mit einem Chipkantenschutz versehene Chips.
  • 1 zeigt ein Wafer Level Package nach dem Stand der Technik, bei dem ein Chip 1 mit Hilfe von Lotbällen 2 auf einem Board 3 (glasfaserverstärkte Leiterplatte) montiert ist. Durch die unterschiedlichen thermischen Ausdehnungskoeffizienten kann es hier, wie eingangs beschrieben, zu einer Rissbildung in den Lotbällen 2 kommen.
  • Ausführungsbeispiel 1:
  • Dieses Ausführungsbeispiel bezieht sich auf einen chipgroßen Epoxidharz-Chiprückseitenträger (faserverstärkte Kunststoffplatte 2) zur Aufnahme des Chips 1 als bevorzugte Variante.
  • Hierzu wird ein vorzugsweise mit einem M3-RDL-System (RDL: Redistribution Layer) und mit Lötbällen 2 in einem quadratischen 0,5-mm Pitch ausgerüsteter Wafer mit DRAM's auf einem temporären Träger von der Rückseite her zunächst mechanisch und anschließend nasschemisch, z.B. durch nasschemisch- mechanisches Polieren (CMP), auf eine Dicke von ca. 35 μm abgedünnt.
  • Anschließend wird der so abgedünnte Wafer auf dem temporären Träger monolagig oxidiert und mit einem Silanhaftmittel versehen. Danach wird auf der Waferrückseite eine 350 μm dicke wafergroße glasfaserverstärkte Kunstharzplatte 4 aufgeklebt und der Verbund ausgehärtet (2).
  • Anschließend kann der temporäre Träger entfernt und der „Wafer" in einzelne „Chips" 5 für das WLP zersägt und die Sägekanten 6 zum Schutz mit einem Epoxidharz bedruckt werden. Dieser Sägekantenschutz ist allerdings relativ aufwändig zu realisieren, da jeder „Chip" 5 einzeln bedruckt werden muss.
  • In den 3-5 ist eine wesentlich kostengünstigere Variante zum Chipkantenschutz dargestellt. Hierzu wird der fertig gestellte „Wafer" von der Chipseite entsprechend dem Chipraster mit einem dünnen Sägeblatt, mit einer Dicke von z.B. 48 μm, auf eine vorgegebene Tiefe angesägt (3), so dass sich kreuzende Sägespalten 7 entstehen.
  • Anschließend wird eine dünne Kunststoffschicht auf die Chipseite aufgebracht, was beispielsweise durch Aufschleudern eines lichtempfindlichen Polymers 8 (PI oder BCB) nach der üblichen HMDS-Hydrophobierung des „Wafers" erfolgen kann. Dabei muss darauf geachtet werden, dass die Sägespalten 7 nicht vollständig verfüllt werden. Der Polymer 8 wird danach belichtet und entwickelt, so dass dann schließlich nur noch die Chipkanten in den Sägespalten 7 beschichtet sind.
  • Das endgültige Vereinzeln des „Wafers" in „Chips" erfolgt dann von der Waferrückseite indem die Kunstharzplatte 4 endgültig durchgesägt wird.
  • Da „Wafer" und „Chips" 5 nach der erfindungsgemäßen Ausgestaltung zu 90 % aus glasfaserverstärktem Epoxidharz bestehen, wurden die Bezeichnungen „Wafer" und „Chip" in Anführungszeichen gesetzt.
  • Ausführungsbeispiel 2:
  • Dieses Ausführungsbeispiel bezieht sich auf einen chipgroßen Epoxidharz-Chipvorderseiten-Zwischenträger zur Aufnahme eines Chips 1.
  • Hierzu wird ein vorzugsweise mit einem M3-RDL-System (RDL: Redistribution Layer) und mit Lotbällen in einem quadratischen 0,5-mm Pitch ausgerüsteter Wafer mit DRAM's „face down" auf eine 350 μm dicke wafergroße glasfaserverstärkte Epoxidharzplatte mit senkrechten Durchkontaktierungen im gleichen Pitch mit den Lotballs zur Durchkontaktierung geklebt.
  • Anschließend wird der so gebildete Verbund nasschemisch von der Waferrückseite her auf eine Dicke des Siliziums von 35 μm abgedünnt. Danach wird die gesamte Waferrückseite zum Schutz komplett mit einem Epoxidharz bedruckt und die den Durchkontaktierungen gegenüber liegende Seite mit Lötbällen versehen.
  • Zum Schluss wird der so veränderte „Wafer" in einzelne „Chips" 5 zersägt. Der Schutz der Sägekanten kann hier ebenso wie beim Ausführungsbeispiel 1 erfolgen.
  • Ausführungsbeispiel 3:
  • Dieses Ausführungsbeispiel bezieht sich auf einen Epoxidharz-Chipvorderseiten-Zwischenträger zur Aufnahme eines Chips, der geringfügig größer ist, als der Chip selbst.
  • Hierzu wird ein vorzugsweise mit einem M3-RDL-System (RDL: Redistribution Layer) und mit Lotbällen in einem quadratischen 0,5-mm Pitch (Raster) ausgerüsteter Wafer mit DRAM's zu Chips zersägt. Danach werden die Chips mit der üblichen Technik auf eine 400 μm dicke mehrere 100 Chips tragende glasfaserverstärkte Epoxidharzplatine gelötet. Die Epoxidharzplatine ist mit einer Kupferkaschierung, Durchkontaktierungen und Umverdrahtung (0,5 mm Pitch auf der Chipseite und 0,8 mm Standard-Pitch auf der Boardseite) versehen.
  • Anschließend werden die auf dem Träger montierten Chips in einem atmosphärischen downstream Fluorplasma auf 25 μm gedünnt und dann mit einem dünnflüssigen Epoxidharz unterfüllt und bedruckt.
  • Danach wird die gegenüberliegende Seite des Trägers mit Lotbällen versehen und der Träger zu „Chips" zersägt, nachdem der Chipkantenschutz wie beim Ausführungsbeispiel 1 hergestellt worden ist.
    • 1
    Chip
    2
    Lotball
    3
    Board (Leiterplatte)
    4
    Kunststoffplatte
    5
    „Chip", fester Verbund
    6
    Sägekante
    7
    Schnittfuge
    8
    Polymer

Claims (3)

  1. Verfahren zum Herstellen eines Wafer-Level-Packages, wobei ein Wafer zunächst face-down auf einem temporären Träger befestigt und anschließend die Waferrückseite mechanisch und danach nasschemisch auf eine Dicke von minimal 10 μm abgedünnt wird, wobei die Waferrückseite zunächst monolagig oxidiert und anschließend mit einem Silanhaftmittel versehen wird, wobei anschließend eine wafergroße faserverstärkte Kunstharzplatte auf die Waferrückseite aufgeklebt wird und wobei der Wafer nach dem Entfernen des temporären Trägers von der Chipseite aus bis in eine vorgegebene Tiefe, Schnittfugen bildend, angesägt wird, wobei anschließend auf der Chipseite ein lichtempfindlicher Polymer aufgetragen, belichtet und entwickelt wird, so dass die Schnittfugen beidseitig mit dem Polymer beschichtet sind und dass der so präparierte Wafer von der Seite der Kunstharzplatte in einzelne Chips zersägt wird.
  2. Verfahren zum Herstellen eines Wafer-Level-Packages, bei dem ein mit Lötbällen ausgerüsteter Wafer face-down auf eine wafergroße faserverstärkte Kunstharzplatte geklebt wird, die mit Durchkontaktierungen im gleichen Pitch mit den Lötbällen versehen ist, wobei anschließend der Wafer von der Rückseite her nasschemisch auf eine Dicke von minimal 10 μm abgedünnt wird und dann mit einem Kunstharz bedruckt wird, die dem Wafer gegenüber liegende Seite der Durchkontaktierungen mit Lötbällen versehen und der Wafer anschließend von der Chipseite aus bis in eine vorgegebene Tiefe, Schnittfugen bildend, angesägt wird, wobei anschließend auf der Chipseite ein lichtempfindlicher Polymer aufgetragen, belichtet und entwickelt wird, so dass die Schnittfugen beidseitig mit dem Polymer beschichtet sind und wobei der so präparierte Wafer von der Seite der Kunstharzplatte in einzelne Chips zersägt wird.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichet, dass der mit Lötbällen im quadratischen 0,5 mm Pitch ausgerüstete Wafer in einzelne Chips zersägt wird, dass eine Vielzahl der Chips auf eine kupferkaschierte Kunstharzplatte gelötet wird, die mit Durchkontaktierungen und einer Umverdrahtung vom 0,5 mm Pitch auf der Chipseite auf ein 0,8 mm Pitch auf der Boardseite ausgestattet ist, dass die Chips von der Rückseite her im atmosphärischen downstream Fluorplasma abgedünnt und mit einem dünnflüssigen Kunstharz unterfüllt und bedruckt werden.
DE102004050027A 2003-10-15 2004-10-13 Verfahren zum Herstellen eines Wafer Level Packages Expired - Fee Related DE102004050027B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102004050027A DE102004050027B4 (de) 2003-10-15 2004-10-13 Verfahren zum Herstellen eines Wafer Level Packages
TW093131203A TWI259564B (en) 2003-10-15 2004-10-14 Wafer level packages for chips with sawn edge protection
CNA200410085694XA CN1612334A (zh) 2003-10-15 2004-10-15 具锯缘保护芯片之晶片级封装
US10/967,020 US7091062B2 (en) 2003-10-15 2004-10-15 Wafer level packages for chips with sawn edge protection

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10348640.2 2003-10-15
DE10348640 2003-10-15
DE102004050027A DE102004050027B4 (de) 2003-10-15 2004-10-13 Verfahren zum Herstellen eines Wafer Level Packages

Publications (2)

Publication Number Publication Date
DE102004050027A1 DE102004050027A1 (de) 2005-06-02
DE102004050027B4 true DE102004050027B4 (de) 2008-02-21

Family

ID=34529676

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004050027A Expired - Fee Related DE102004050027B4 (de) 2003-10-15 2004-10-13 Verfahren zum Herstellen eines Wafer Level Packages

Country Status (1)

Country Link
DE (1) DE102004050027B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006037587A1 (de) * 2006-08-11 2008-02-14 Advanced Chip Engineering Technology Inc. Halbleitervorrichtungs-Schutzstruktur und Verfahren zum Herstellen derselben

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
DE10043172A1 (de) * 1999-09-02 2001-05-31 Matsushita Electric Ind Co Ltd Halbleiter-Baustein und Verfahren zur Herstellung desselben
US20020197771A1 (en) * 2001-05-28 2002-12-26 Yoshihisa Dotta Semiconductor package and a method for producing the same
DE10164494A1 (de) * 2001-12-28 2003-07-17 Epcos Ag Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
DE10043172A1 (de) * 1999-09-02 2001-05-31 Matsushita Electric Ind Co Ltd Halbleiter-Baustein und Verfahren zur Herstellung desselben
US20020197771A1 (en) * 2001-05-28 2002-12-26 Yoshihisa Dotta Semiconductor package and a method for producing the same
DE10164494A1 (de) * 2001-12-28 2003-07-17 Epcos Ag Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung

Also Published As

Publication number Publication date
DE102004050027A1 (de) 2005-06-02

Similar Documents

Publication Publication Date Title
US11152312B2 (en) Packages with interposers and methods for forming the same
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE102015105855B4 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
US7148560B2 (en) IC chip package structure and underfill process
US8916421B2 (en) Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
DE102010000269B4 (de) Halbleiter-Package-on-Package-Stapel
US8642393B1 (en) Package on package devices and methods of forming same
DE102014115653B4 (de) Verfahren zum herstellen elektronischer komponenten mit elektrisch leitfähigem rahmen auf einem substrat zum aufnehmen von elektronischen chips
KR100247463B1 (ko) 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법
DE102019105763A1 (de) Integriertes photonisches package undverfahren zu dessen herstellung
DE102008038175B4 (de) Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen
US7091062B2 (en) Wafer level packages for chips with sawn edge protection
DE102012104761B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102009051342A1 (de) Mikroelektronisches Gehäuse und Verfahren zum Anordnen in einem Gehäuse
EP2399284B1 (de) Halbleiterchip mit verstärkungsschicht
EP2287916A2 (de) Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen
DE102008003156A1 (de) Mehrchip-Packung und Verfahren zu ihrer Ausbildung
DE102019103729A1 (de) Halbleiter-package und verfahren
DE102005022017B3 (de) Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel
DE102011011538A1 (de) Durch Wafer-Level-Packaging gefertigte Vorrichtung mit selbstmontierten elastischen Anschlusskontakten
DE102010029550B4 (de) Verfahren zur Herstellung von Halbleiter-Bauelementen
DE102015110019B4 (de) Verfahren zur Fertigung einer Halbleiterstruktur
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE102018127314B4 (de) Integriertes Schaltkreis-Package und Verfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee