DE102004029765A1 - Substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten - Google Patents
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Abstract
Der Erfindung, die ein subtratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten zur elektrischen Verbindung des Packages mit einem Modul (Leiterplatte) betrifft, welches im Wesentlichen aus einem Substrat und zumindest einem darauf montierten und verkapselten Die besteht, liegt die Aufgabe zugrunde, eine Anordnung eines solchen Die-Packages anzugeben, welche eine Verbesserung der Zuverlässigkeit der Lötverbindungen des Packages mit einem Modul ermöglicht und dabei die bekannten Nachteile und Grenzen hinsichtlich des Materialmatchings, des BGA-Designs und der notwendigen Anforderungen an die Materialkomponenten des Packages überwindet sowie konstengünstig und mit den vorhandenen Anlagen und Prozessen herstellbar ist. Zur Lösung dieser Aufgabenstellung wird ein Die-Package dargestellt, welches ein Substrat, bestehend aus drei Layern, umfasst, wobei dessen mittlerer Layer aus einem flexiblen Material ausgeführt ist.
Description
- Die Erfindung betrifft ein substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten, im Wesentlichen bestehend aus einem Substrat und zumindest einem Die, wobei der Die auf der ersten Seite des Substrat mittels Die-Attach-Material befestigt ist, wobei das Substrat auf seiner dem Die gegenüber liegenden zweiten Seite mit auf Kontaktpads montierten Lötkugeln (Balls) zur elektrischen Verbindung mit Leiterplatten versehen ist und wobei der Die und das Substrat auf der Die-Seite mit einer Moldkappe verkapselt sind. Es versteht sich, dass auch mehrere Dies oder auch mehrere solcher Die-Packages auf einem gemeinsamen Substratstreifen (Matrixstreifen) angeordnet werden können.
- Die Verkapselung des Dies (Halbleiterchip) und des Bondkanals dient dem Schutz des Packages und einem besseren Handling in der weiteren Verarbeitung. Dafür ist der Die entweder vollständig (Rückseitenschutz) oder zumindest umlaufend an seinen Seitenflächen (Kantenschutz) mit einer Vergussmasse (Moldcompound) umgeben. Die Verkapselung stellt eine feste Verbindung zwischen der Vergussmasse und dem Die sowie der Vergussmasse und dem Substrat her, so dass Die und Substrat neben der Verbindung mittels Die-Attach-Material auch über die Vergussmasse mechanisch verbunden sind.
- Das Substrat solcher Die-Packages besteht aus einem üblichen PCB (Printed Circuit Board, d.h. einer gedruckten Leiterplatte), vorzugsweise aus einem auf Kunstharz basierendem Glasfaserlaminat. Dieses Material weist eine hohe Festigkeit und einen thermischen Ausdehnungskoeffizienten aus, welcher ein Vielfaches des Ausdehnungskoeffizienten des Dies beträgt.
- Aufgrund der so fest gefügten, sich in ihrem Ausdehnungsverhalten stark unterscheidenden Materialien des Substrats (Kunstharz) und des Dies (Silizium), zeigt das Package insbesondere unter Temperaturlast, wie sie beispielsweise bei Temperaturwechseltests und dem BurnIn (künstliche Voralterung) auftreten, ein mit einem Bimetalleffekt vergleichbares Wölbungsverhalten (Warpage). Das Wölbungsverhalten führt zu erheblichen Zuverlässigkeitsproblemen hauptsächlich aufgrund von unter der mechanischen Belastung abreißenden Lötkugeln, da mittels der über die Die-Fläche flächig verteilten Balls eine ganzflächige Materialverbindung zwischen Die und Substrat hergestellt ist. Die unter mechanischem Stress abreißenden Lötverbindungen können bis zum Totalausfall des Bauelements führen. Dieses Problem wirkt sich insbesondere bei sehr großen Dies aus, da hier aufgrund der größeren möglichen Wölbung die Kräfte auf die Lötkugeln in kritischen Positionen besonders groß sind.
- Diesen Zuverlässigkeitsproblemen kann auf verschiedene Weise begegnet werden. Substratseitig ist die Verwendung von geeigneten, Spannungen aufnehmenden Die-Attach-Materialien mit einer Mindestdicke möglich. Diesem Stressausgleich sind jedoch wegen der Prozessierbarkeit des Materials, insbesondere ab einer bestimmten Dicke, wegen der hohen Wasseraufnahmefähigkeit des Die-Attach-Materials und auch aus Kostengründen Grenzen gesetzt.
- Auch die Verkapselung des Die-Packages kann bis zu einem gewissen Maß dem Wölbungsverhalten entgegenwirken und so die elektrischen Kontakte entlasten. Dafür ist die Verwendung hochflexibler Vergussmassen erforderlich, was jedoch den Nachteil hat, dass sich die Benetzungsfähigkeit und somit die Zuverlässigkeit der mechanischen Verbindung zwischen Vergussmasse und Substrat verschlechtern. Außerdem kann die vollständige Verkapselung des Dies zum Beispiel aus Platzgründen nicht überall in dem erforderlichen Maß eingesetzt werden.
- Modulseitig wird dem beschriebenen Zuverlässigkeitsproblem mit unterschiedlichem Resultat dadurch begegnet, dass die Anordnung der elektrischen Kontakte zwischen Substrat und Modul der bei definierter Temperatur- oder mechanischer Belastung festgestellten Verteilung der ausgefallenen Kontakte angepasst wurde. Solche Designänderungen beim Ballout des Packages sind jedoch nur im Rahmen jener Maßgaben möglich, welche sich insbesondere aus den Anforderungen der elektrischen Kontaktierung ergeben, und führen ebenso wie spezielle Lötstoppmasken oder ein gezieltes Paddesign nur für ausgewählte Fälle zu einem befriedigendem Ergebnis.
- Des Weiteren ist eine gezielte Verringerung des Wölbungsverhaltens durch Modifizierungen der Materialkombinationen innerhalb des Packages möglich, jedoch nur in den Grenzen, welche die immer noch vorhandenen Materialpaarungen zulassen. Sowohl die miteinander in Kontakt stehenden Materialien des Dies und der Vergussmasse als auch die der Vergussmasse und des Substrates und nicht zuletzt weitere Kombinationen, beispielsweise mit dem Modul, weisen trotzdem deutliche Differenzen in den thermischen Ausdehnungskoeffizienten auf und bedingen somit ein Wölben des Packages. Es ist allerdings schon aus Zeitgründen nicht möglich, eine ständige Anpassung der Montagematerialien an die Die-Größe vorzunehmen, da die Anpassung von Materialien immer eine sehr große Vorlaufzeit erfordert.
- Die Anpassung des Materials des PCB hinsichtlich seiner thermischen Ausdehnung ist beispielsweise aus der deutschen Offenlegungsschrift 39 20 637 bekannt. Danach wird der Ausdehnungskoeffizient einer Mehrschichtleiterplatte oder eines Laminats, gegebenenfalls auch richtungsabhängig, dadurch eingestellt, dass in die Leiterplatte ein Layer aus einem Flüssigkristall-Polymer eingefügt wird. Der negative thermische Ausdehnungskoeffizient und der hohe Young-Modul der in dieser Schrift beschriebenen Flüssigkristall-Polymere erlaubt ein Laminat sowie daraus hergestellter Mehrschicht-Leiterplatten mit genau eingestelltem thermischen Ausdehnungskoeffizienten. Jedoch sind solche Leiterplatten aufgrund des hochwertigen Materials sehr kos tenintensiv und kommen bereits aus diesem Grund als Substrat für Die-Packages nicht in Betracht.
- Somit liegt der Erfindung die Aufgabe zugrunde, eine solche Anordnung eines substratbasierten Die-Packages mit BGA- oder BGA-ähnlichen Komponenten anzugeben, die zu einer Verbesserung der Zuverlässigkeit der Lötverbindungen des Packages mit einem Modul führt und dabei die beschriebenen Nachteile und Grenzen überwindet sowie kostengünstig und mit den vorhandenen Anlagen und Prozessen herstellbar sind.
- Diese Aufgabenstellung wird erfindungsgemäße dadurch gelöst, dass das Substrat aus drei Layern besteht, wobei der mittlere Layer aus einem flexiblen Material ausgeführt ist. Hierbei dient der mittlere Layer aufgrund seiner flexiblen Eigenschaften in gewissem Maße der Entkopplung zwischen dem oberen Layer, welcher mittels Die-Attach-Material flächig mit dem Die verbunden ist, und dem unteren Layer, welcher mittels der Balls flächig mit dem Modul verbunden ist, indem der mittlere Layer aus dem Wölbungsverhalten resultierende Spannungsmomente aufnehmen kann.
- Die Flexibilität des Layermaterials ist zu diesem Zweck entsprechend der zu erwartenden Belastung, zum Beispiel entsprechend der Die-Größe einzustellen. Entsprechend der Möglichkeiten zur Einstellung der Flexibilität und der möglichen minimalen Dicken des oberen und des unteren Layers hinsichtlich der Prozessierbarkeit ergibt sich eine Gesamtdicke des Substrats, die gleich oder nur geringfügig größer ist, als die Dicke der bisher üblichen Substrate. Für eine Verstärkung der Entkopplung ist auch die weitere Unterteilung des Substrats in mehr als drei Layer möglich, wobei sich Günstigerweise die erfindungsgemäße Abfolge des flexiblen und eines starren Layers stets wiederholt.
- Es versteht sich, dass der obere und/oder der untere oder ein weiterer nichtflexibler Layer auch aus einer mehrschichtigen, metallisierten Leiterplatte ausgeführt sein kann, sofern es beispielsweise für eine komplexe Umverdrahtung erforderlich oder aus anderen Gründen günstig ist.
- Die durch den flexiblen Layer erfolgende Stressaufnahme innerhalb des Substrats kann zusätzlich und unabhängig von den bekannten, eingangs beschriebenen Maßnahmen zur Verringerung der auf die Lötverbindung wirkenden Stressmomente vorgenommen werden. So gestattet es die erfindungsgemäße Ausführung des Substrats insbesondere, die Dicke des Die-Attach-Materials zu optimieren, so dass zum Beispiel die mit diesem Material in das Die-Package eingebrachte Feuchtigkeit und dessen Wasseraufnahme verringert werden können. Da beides erheblichen Einfluss auf die Temperaturbeständigkeit des Packages hat, führt diese Maßnahme ebenfalls zur Verbesserung der Zuverlässigkeit des Die-Packages.
- Die erfindungsgemäße Unterteilung des Substrats in zumindest drei Layer gestattet es außerdem, erprobte und kostengünstige Materialien zu verwenden, beispielsweise entsprechend besonders günstiger Ausgestaltungen der Erfindung, ausschließlich auf Kunstharz basierendes Glasfaserlaminat oder dieses Laminat zumindest für die nichtflexiblen oberen und unteren Layer im Verbund mit Klebematerial für den mittleren Layer einzusetzen.
- Im Unterschied zu den bekannten Mehrschichtsubstraten, deren benachbarte Einzelschichten stets durch eine dazwischen angeordnete, elektrisch wirksame Kupferschicht getrennt sind, sollen die einzelnen Layer erfindungsgemäß ohne metallische Zwischenlage miteinander verpresst werden, so dass im Übergangsbereich zwischen den Layern ein erhöhter Kunstharzanteil vorliegt, welcher in dieser Ausgestaltung als flexibler mittlerer Layer dient und damit in der Lage ist, aus dem Warpage-Verhalten des Die-Packages resultierenden mechanischen Stress aufzunehmen. Von besonderem Vorteil erweist es sich dabei, dass die Gesamtdicke des aus den drei Layern bestehenden Substrats ungefähr die gleiche Dicke aufweisen kann, wie ein übliches Einlagensubstrat und dennoch die beschriebenen mechanisch ausgleichenden Eigenschaften hat.
- Ist die zu erwartende Stressbelastung sehr hoch, kann der stressausgleichende Effekt durch einen mittleren Layer aus Klebematerial noch besonders verstärkt werden. Hinzu kommt, dass die Verwendung von Klebematerial für den mittleren Layer sehr kostengünstig und sicher prozessierbar und das Material vor allem hinsichtlich seiner mechanischen und thermischen Eigenschaften sehr gut einstellbar ist. So lässt sich beispielsweise durch geeignete Füllerstoffe ein definierter thermischer Ausdehnungskoeffizient oder die Standfestigkeit im erwärmten Zustand einstellen.
- Es können ebenso Partikel zur Herstellung einer gleichmäßigen Layerdicke in das Layermaterial eingebracht werden, wie es eine weitere Ausgestaltung der Erfindung vorsieht. Mit der Gewährleistung einer gleichmäßigen Layerdicke werden lokale Spannungsspitzen innerhalb des flexiblen Layers und somit ein lokales Abreißen verhindert.
- Ein vermehrter, die Temperaturbeständigkeit beeinflussender Feuchteeintrag in das Package durch das Klebematerial des mittleren Layers ist nicht zu erwarten, da im Unterschied zu dem Die-Attach-Material das Layermaterial nicht im Inneren des Packages verkapselt ist, sondern eine Diffusion über die seitlichen Begrenzungsflächen des Substrats nach außen erfolgen kann.
- Die Entkopplung des oberen von dem unteren Layer gestattet es darüber hinaus, dass zumindest der obere, dem Die zugewandte Layer aus einem Material ausgeführt ist, dessen mechanische und/oder thermische Eigenschaften dem Die-Material angepasst ist. Auf diese Weise wird die mechanische Belastung von der Verbindung zwischen Die und Substrat auf den oder die mittleren, stressableitenden Layer des Substrats verlagert, wo, wie soeben dargestellt, mittels Einstellung der Materialeigenschaften und/oder Layeranzahl eine größere Bandbreite der Möglich keiten zur Anpassung an die mechanische Belastung zur Verfügung steht.
- Sofern das Substrat entsprechend einer weiteren Ausgestaltung der Erfindung zumindest ballseitig eine Lötstoppmaske aufweist, sind mittels geeigneten Lötstoppmaskendesigns zusätzliche Maßnahmen zur Verbesserung der Zuverlässigkeit der Lötverbindungen ausführbar, wie zum Beispiel eine richtungsabhängige Aussteifung oder eine Klammerung der Pads.
- Zur elektrischen Verbindung des Dies mit den Balls des Substrates kann das erfindungsgemäße Substrat entweder mit elektrischen Durchkontakten (Vias) oder mit einem Bondkanal ausgestattet sein. Wenn das Substrat Vias aufweist, sind der Flexibilität des mittleren Layers Grenzen gesetzt, da bei sehr flexiblem Layermaterial die Gefahr besteht, dass die Vias aufgrund der auftretenden Scherkräfte reißen. Aus diesem Grund kommt diese Ausführung bei geringeren zu erwartenden Spannungen im mittleren Layer zur Anwendung, während es bei großen Spannungen von besonderem Vorteil ist, wenn das Substrat einen Bondkanal aufweist und die elektrische Verbindung des mit der aktiven Seite nach unten (Face-down) auf dem Substrat montierten Dies mit den Balls mittels Drahtbrücken durch den Bondkanal erfolgt. Diese Kontaktierung ist in der Lage, seitliche Verschiebungen der oberen und unteren Layer gegeneinander auch in größerem Maße auszugleichen. Zum Schutz der Drahtbrücken wird in dieser Ausführung bekanntermaßen der Bondkanal ebenfalls mit einem Moldcompound ausgefüllt.
- Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. Die zugehörige Zeichnung zeigt die schematische Darstellung eines Vertikalschnittes durch ein erfindungsgemäßes Die-Package, in der Ausführung als Bord-On-Chip-Package, wobei hauptsächlich die zeichnungsgemäß rechte Hälfte des Die-Packages dargestellt und die linke Hälfte in gleicher Weise ausgebildet ist.
- Gemäß der Fig. besteht das Die-Package im Wesentlichen aus einem Substrat
1 , auf welchem oberseitig ein Die2 montiert ist und welches unterseitig rasterartig angeordnete Balls3 zur Herstellung der Lötverbindung mit einem nicht näher dargestellten Modul aufweist. Das Substrat1 ist im dargestellten Ausführungsbeispiel nur geringfügig größer als der Die2 . Der Die2 ist Face-down so mittels einer Klebstoffschicht4 auf dem Substrat1 montiert, dass seine zentralen Kontaktreihen5 in einen mittigen Bondkanal6 des Substrats1 ragen. Mittels Drahtbrücken7 sind die zentralen Kontaktreihen5 mit einer Umverdrahtungsebene (Redistribution-Layer)8 verbunden, welcher als strukturierte Metallisierung auf der Unterseite des Substrats1 ausgeführt ist und die Drahtbrücken7 mit den Balls3 elektrisch kontaktiert. Der Redistribution-Layer8 ist im Bereich der Ballanordnung von einer Lötstoppmaske9 bedeckt. - Der Die
2 ist mittels einer Moldkappe10 verkapselt, wobei die Moldkappe10 die gesamte Oberseite des Substrats1 bedeckt. Zum Schutz der Drahtbrücken7 ist auch der Bondkanal6 mit einem Moldcompound11 ausgefüllt, wobei die Unterseite des Substrats1 in der unmittelbaren Umgebung des Bondkanals6 ebenfalls von dem Moldcompound11 überdeckt ist. - Das Substrat
1 besteht aus drei Layern, dem oberen12 und dem unteren Layer13 , welche mit Glasfaserlaminat ausgeführt sind, und dem mittleren Layer14 aus Klebematerial. Alle drei Layer12 ,13 ,14 weisen eine einheitliche Dicke auf, die ungefähr einem Drittel der Dicke beträgt, welche einschichtige Substrate vergleichbarer Die-Packages nach dem vorbekannten Stand der Technik in der Regel aufweisen. -
- 1
- Substrat
- 2
- Die
- 3
- Lotkugeln, Balls
- 4
- Klebstoffschicht
- 5
- zentrale Kontaktreihen
- 6
- Bondkanal
- 7
- Drahtbrücken
- 8
- Umverdrahtungsebene, Redistribution-Layer
- 9
- Lötstoppmaske
- 10
- Moldkappe
- 11
- Moldcompound
- 12
- oberer Layer
- 13
- unterer Layer
- 14
- mittlerer Layer
Claims (8)
- Substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten, im Wesentlichen bestehend aus einem Substrat und zumindest einem Die, wobei der Die auf der ersten Seite des Substrat mittels Die-Attach-Material befestigt ist, wobei das Substrat auf seiner dem Die gegenüber liegenden zweiten Seite mit auf Kontaktpads montierten Lötkugeln (Balls) zur elektrischen Verbindung mit Leiterplatten versehen ist und wobei der Die und das Substrat auf der Die-Seite mit einer Moldkappe verkapselt sind, dadurch gekennzeichnet, dass das Substrat (
1 ) aus drei Layern (12 ,13 ,14 ) besteht, wobei der mittlere Layer (14 ) aus einem flexiblen Material ausgeführt ist. - Substratbasiertes Die-Package nach Anspruch 1, dadurch gekennzeichnet, dass alle drei Layer (
12 ,13 ,14 ) aus auf Kunstharz basierendem Glasfaserlaminat ausgeführt sind. - Substratbasiertes Die-Package nach Anspruch 1, dadurch gekennzeichnet, dass der mittlere Layer (
14 ) aus einer Klebstoffschicht (4 ) ausgeführt ist. - Substratbasiertes Die-Package nach Anspruch 3, dadurch gekennzeichnet, dass der mittlere Layer (
14 ) Partikel zur Einstellung einer gleichmäßigen Layerdicke aufweist. - Substratbasiertes Die-Package nach einem der Ansprü che 1 bis 4, dadurch gekennzeichnet, dass zumindest der obere, dem Die zugewandte Layer (
12 ) aus einem Material ausgeführt ist, dessen mechanische und/oder thermische Eigenschaften dem Die-Material angepasst ist. - Substratbasiertes Die-Package nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Substrat (
1 ) zumindest ballseitig eine Lötstoppmaske (9 ) aufweist. - Substratbasiertes Die-Package nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Substrat (
1 ) Durchkontaktierungen aufweist. - Substratbasiertes Die-Package nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Die (2) mit der aktiven Seite nach unten (Face-down) auf das Substrat (
1 ) montiert und das Substrat (1 ) einen Bondkanal (6 ) aufweist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004029765A DE102004029765A1 (de) | 2004-06-21 | 2004-06-21 | Substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten |
US11/158,282 US20050285247A1 (en) | 2004-06-21 | 2005-06-21 | Substrate-based die package with BGA or BGA-like components |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004029765A DE102004029765A1 (de) | 2004-06-21 | 2004-06-21 | Substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102004029765A1 true DE102004029765A1 (de) | 2006-03-16 |
Family
ID=35504762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004029765A Withdrawn DE102004029765A1 (de) | 2004-06-21 | 2004-06-21 | Substratbasiertes Die-Package mit BGA- oder BGA-ähnlichen Komponenten |
Country Status (2)
Country | Link |
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US (1) | US20050285247A1 (de) |
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