DE102004021391A1 - Integrierte Halbleiterschaltungsanordnung sowie Verfahren zu deren Herstellung - Google Patents

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Abstract

Es werden eine integrierte Halbleiterschaltungsanordnung (10) sowie ein Verfahren zu deren Herstellung vorgeschlagen, bei welchen die Breite (DM) von Mesagebieten (M) in der Nachbarschaft von Grabenstrukturen (22) von Leistungsbauelementen (40) einer Halbleiterleistungsschaltung (32) so ausgebildet ist bzw. wird, dass inhärent eine Anreicherung der Dotierstoffkonzentration im zugrunde liegenden Halbleitermaterialbereich (20) lokal in direkter Nachbarschaft der jeweiligen Grabenstruktur (22) durch einen Pile-Up-Effekt erreicht ist oder wird, damit dort Einschaltwiderstände (Ron) vergleichsweise gering ausgebildet sind oder werden, ohne dass die Spannungsfestigkeit einer gleichzeitig ausgebildeten Halbleiterlogikschaltung (31) beeinflusst wird.

Description

  • Die Erfindung betrifft eine integrierte Halbleiterschaltungsianordnung sowie ein Verfahren zu deren Herstellung.
  • Bei bekannten Halbleiterschaltungsanordnungen, bei welchen ein erster Halbleiterschaltungsbereich gebildet wird von einer integrierten Halbleiterlogikschaltung und bei welchen ein zweiter Halbleiterschaltungsbereich gebildet wird von einer integrierten Halbleiterleistungsschaltung, besteht das Problem, dass eine Konkurrenz im Hinblick auf bestimmte Dotierstoffkonzentrationen vorliegt. Zum einen muss zum Beispiel die Dotierstoffkonzentration bestimmter Epitaxieschichten im Bereich der Halbleiterleistungsschaltung einen vergleichsweise hohen Wert aufweisen, um die Einschaltwiderstände Ron bestimmter Halbleiterleistungsbauelemente besonders gering einzustellen. Andererseits kann aber eine generelle Dotierstoffkonzentration in der Epitaxieschicht nicht beliebig angehoben werden, da andererseits die integrierte Halbleiterlogikschaltung des ersten Halbleiterschaltungsbereichs nicht beliebig hoch sein darf, um die Spannungsfestigkeit bestimmter Halbleiterlogikbauelemente nicht zu beeinträchtigen.
  • Folglich besteht die angesprochene Konkurrenz darin, zum einen die Spannungsfestigkeit der Halbleiterlogikbauelemente zu gewährleisten und zum anderen im Bereich der Halbleiterleistungsbauelemente besonders geringe Einschaltwiderstände auszubilden. Diese Konkurrenz kann bisher entweder gar nicht oder nur mit einem erheblichen prozesstechnischen Mehraufwand aufgelöst werden.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsanordnung sowie ein Verfahren zu deren Herstellung bereitzustellen, bei welchen auf besonders einfache und doch zuverlässige Art und Weise die Dotierstoffkonzentration lokal und ohne globalen Einfluss auf den gesamten Halbleitermaterialbereich angereichert werden kann.
  • Gelöst wird die Aufgabe durch eine integrierte Halbleiterschaltungsanordnung erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 1. Ferner wird die Aufgabe gelöst durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 13. Bevorzugte Ausführungsformen der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sowie des erfindungsgemäßen Verfahrens zum Herstellen einer integrierten Halbleiterschaltungsanordnung sind jeweils Gegenstand der abhängigen Unteransprüche.
  • Bei der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung, sind in einem Halbleitermaterialbereich mit einem Oberflächenbereich ein erster Halbleiterschaltungsbereich und ein zweiter Halbleiterschaltungsbereich vorgesehen. Der erste Halbleiterschaltungsbereich oder ein Teil davon sind als integrierte Halbleiterlogikschaltung ausgebildet mit einer integrierten CMOS-, Logik- und/oder Analogschaltung. Der zweite Halbleiterschaltungsbereich oder ein Teil davon sind als integrierte Halbleiterleistungsschaltung ausgebildet mit Leistungsbauelementen mit und/oder in zum Halbleitermaterialbereich und zum Oberflächenbereich jeweils im Wesentlichen vertikal verlaufender Grabenstruktur, also mit Grabenstruktur- oder Trenchbauelementen. Die Leistungsbauelemente mit und/oder in zum Halbleitermaterialbereich und zum Oberflächenbereich jeweils im Wesentlichen vertikal verlaufender Grabenstruktur weisen außerhalb der jeweiligen Grabenstruktur und direkt benachbart dazu im Halbleitermaterialbereich ein so genanntes Mesagebiet mit einer gegebenen Breite auf. Erfindungsgemäß ist die Breite der Mesagebiete so ausgebildet ist, dass inhärent eine Anreicherung der Dotierstoffkonzentration im Halbleitermaterialbereich lokal in direkter Nachbarschaft der jeweiligen Grabenstruktur durch einen Pile-Up-Effekt ausgebildet oder ausbildbar ist.
  • Kernidee der vorliegenden Erfindung ist somit die Ausbildung einer lokalen Anreicherung der Dotierstoffkonzentration im Halbleitermaterialbereich in direkter Nachbarschaft der jeweiligen Grabenstruktur durch Ausnutzen eines Pile-Up-Effekts. Dadurch wird erreicht, dass eine globale oder grundlegende Dotierstoffkonzentration, z. B. im Epitaxiebereich des Halbleitermaterialbereichs, vergleichsweise gering ausgebildet werden kann. Zur Erreichung bestimmter besonderer Eigenschaften bestimmter Teile des zweiten Halbleiterschaltungsbereichs, die nämlich eine erhöhte Dotierstoffkonzentration, insbesondere im Epitaxiebereich, notwendig werden lassen, wird eine lokale Anhebung oder Anreicherung der Dotierstoffkonzentration erzielt oder erzielbar, nämlich durch den Pile-Up-Effekt, der eine Art Anreicherungseffekt darstellt, bei welchem in einem Materialbereich ein bestimmter Teilbereich davon an Dotierstoffteilchen verarmt wird, z. B. durch einen Verdrängungsprozess aufgrund einer chemischen und/oder physikalischen Umwandlung, wobei dann die verdrängten Dotierstoffteilchen sich in einem anderen Teilbereich des Halbleitermaterialbereichs, welcher direkt zu dem ersten und verarmten Teilbereich des Materialbereichs benachbart ist, anreichern. Dies ist ein lokaler Effekt, der sich räumlich begrenzt abspielt und somit keinen Einfluss hat auf z. B. lateral beabstandete Halbleiterlogikbauelemente des ersten Halbleiterschaltungsbereichs. Ein derartiger Vorgang erfordert auch keine Maskierungsprozesse oder irgendwelche weiteren besonderen lokalen Eingriffe.
  • Der Begriff Mesa wird hier immer im Sinne eines Zwischenbereich im Halbleitermaterial, insbesondere im Silizium zwischen direkt benachbarten Trenches oder Gräben verwendet. Es handelt sich also um einen Halbleitermaterialsteg, insbesondere um einen Siliziumsteg zwischen direkt benachbarten Trenches oder Gräben.
  • Bei einer Weiterbildung der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt zumindest in einer die jeweilige Grabenstruktur aufnehmenden oder enthaltenden Epitaxieschicht ausgebildet oder ausbildbar ist.
  • Des Weiteren ist es alternativ oder zusätzlich vorgesehen, dass die Mesagebiete im Vergleich zu herkömmlichen Bauelementen mit Grabenstruktur schmal ausgebildet sind. Dadurch wird erreicht, dass benachbarte Mesagebiete oder Mesen im Hinblick auf den Pile-Up-Effekt kooperativ wirken, so dass sich die Pile-Up-Effekte der benachbarten Mesen oder Mesagebiete einander überlagern, so dass sich eine besonders starke und lokal begrenzte Anreicherung oder Erhöhung der Dotierstoffkonzentration ergibt.
  • Dabei ist es weiter bevorzugt vorgesehen, dass die Breite der Mesagebiete geringer ausgebildet ist als die Breite der jeweiligen Grabenstruktur.
  • Zusätzlich oder alternativ ist es vorgesehen, dass die Breite der Mesagebiete im Bereich von etwa 300 nm bis etwa 800 nm ausgebildet ist.
  • Bei einer anderen alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass die Breite der Mesagebiete und die Breite der jeweiligen Grabenstruktur im Verhältnis von mindestens 40:60 ausgebildet sind.
  • Es ist ferner von Vorteil, dass die Breite der Mesagebiete zur Stärke eines vorgesehenen Feldoxids mit einem Verhältnis von etwa 1 : 2,5 oder darunter ausgebildet ist, so dass die Ungleichung DFOX : DM ≥ 2,5erfüllt ist, wobei DM die Breite der Mesagebiete und DFOX die Stärke das vorgesehenen Feldoxids bezeichnen.
  • Gemäß einer anderen bevorzugten alternativen oder zusätzlichen Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt oder erzeugbar ist durch mindestens einen physikalischen und/oder chemischen Umwandlungsprozess, insbesondere eines Materialbereichs im Wandbereich der jeweiligen Grabenstruktur und/oder vorzugsweise durch einen Oxidationsprozess. Auf diese Art und Weise kann inhärent die Lokalität des Pile-Up-Effekts besonders zuverlässig gewährleistet werden.
  • Zusätzlich oder alternativ kann es vorgesehen sein, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt oder erzeugbar ist durch eine Mehrzahl, insbesondere in etwa gleicher physikalischer und/oder chemischer Umwandlungsprozesse. Dabei ist es insbesondere vorgesehen, dass der Pile-Up-Effekt aus mehreren Oxidationsprozessen ü berlagert wird, die z. B. zeitlich nacheinander durchgeführt werden.
  • Bei einer weiteren Alternative der integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass die Leistungsbauelemente oder ein Teil davon als vertikale Dense-Trenchtransistoren und insbesondere als Feldplattentransistoren ausgebildet sind.
  • Ferner ist es alternativ oder zusätzlich vorgesehen, dass die Leistungsbauelemente oder ein Teil davon als eine Anordnung oder in einer Anordnung direkt benachbarter oder durch die jeweiligen Mesabereiche lateral beabstandeter Leistungsbauelemente ausgebildet sind. Auf diese Art und Weise lässt der erfindungsgemäß sich einstellende Vorteil auch bei einem übergeordneten Halbleiterbauteil nutzen, welches in Form von Zellenfeldern elementarer Halbleiterbauelemente aufgebaut ist.
  • Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt oder erzeugbar ist durch die Ausbildung einer die jeweilige Grabenstruktur im Inneren auskleidenden Isolationsschicht, insbesondere durch Ausbilden eines Gateoxids und/oder eines Feldoxids, insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung.
  • Alternativ oder zusätzlich dazu ist es vorgesehen, dass durch die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt ein Einschaltwiderstand Ron, insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung vergleichsweise gering ausgebildet oder ausbildbar ist, z. B. für eine Bauteilspannungsklasse bei etwa 60 Volt, insbesondere im Bereich von etwa 30 mΩ mm2 bis etwa 65 mΩ mm2.
  • Ein weiterer Aspekt der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Herstellens einer integrierten Halbleiterschaltungsanordnung.
  • Bei dem erfindungsgemäßen Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung werden in einem Halbleitermaterialbereich mit einem Oberflächenbereich ein erster Halbleiterschaltungsbereich und ein zweiter Halbleiterschaltungsbereich vorgesehen. Der erste Halbleiterschaltungsbereich oder ein Teil davon werden als eine integrierte Halbleiterlogikschaltung ausgebildet, insbesondere mit einer integrierten CMOS-, Logik- und/oder Analogschaltung. Des Weiteren wird der zweite Halbleiterschaltungsbereich oder ein Teil davon als eine integrierte Halbleiterleistungsschaltung ausgebildet, insbesondere mit Leistungsbauelementen mit und/oder in zum Halbleitermaterialbereich und zum Oberflächenbereich jeweils im Wesentlichen vertikal verlaufender Grabenstruktur, also mit Grabenstrukturbauelementen oder Trenchbauelementen, wobei die Breite außerhalb der Grabenstruktur vorzusehender Mesagebiete erfindungsgemäß so ausgebildet wird, dass sich inhärent eine Anreicherung oder Anhebung der Dotierstoffkonzentration im Halbleitermaterialbereich lokal in direkter Nachbarschaft der jeweiligen Grabenstruktur durch einen Pile-Up-Effekt ergibt oder dass inhärent eine derartige Anreicherung oder Anhebung der Dotierstoffkonzentration ausgebildet wird.
  • Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt zumindest in einer die jeweilige Grabenstruktur aufnehmenden oder enthaltenden Epitaxieschicht ausgebildet wird.
  • Bei einer anderen zusätzlichen oder alternativen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Mesagebiete im Vergleich zu herkömmlichen Bauelementen mit Grabenstruktur schmal ausgebildet werden.
  • Es wird bevorzugt, dass die Breite der Mesagebiete geringer ausgebildet wird als die Breite der jeweiligen Grabenstruktur.
  • Besonders vorteilhaft ist es, wenn die Breite der Mesagebiete im Bereich von etwa 300 nm bis etwa 800 nm ausgebildet wird.
  • Weiterhin ist es vorteilhaft, wenn die Breite der Mesagebiete und die Breite der jeweiligen Grabenstruktur im Verhältnis von etwa mindestens 40:60 ausgebildet werden.
  • Es ist ferner von Vorteil, dass die Breite der Mesagebiete zur Stärke eines vorgesehenen Feldoxids mit einem Verhältnis von etwa 1 : 2,5 oder darunter ausgebildet wird, so dass die Ungleichung DFOX : DM ≥ 2,5erfüllt ist, wobei DM die Breite der Mesagebiete und DFOX die Stärke das vorgesehenen Feldoxids bezeichnen.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es alternativ oder zusätzlich vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt wird durch mindestens einen physikalischen und/oder chemischen Umwandlungsprozess, insbesondere eines Materialbereichs im Wandbereich der jeweiligen Grabenstruktur und/oder vorzugsweise durch einen Oxidationsprozess.
  • Bei einer anderen alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt wird durch eine Mehrzahl insbesondere in etwa gleicher physikalischer und/oder chemischer Umwandlungsprozesse.
  • Von besonderem Vorteil ist es, wenn die Leistungsbauelemente oder ein Teil davon als vertikale Dense-Trenchtransistoren und insbesondere als Feldplattentransistoren ausgebildet werden.
  • Ferner ist es vorteilhaft, wenn alternativ oder zusätzlich dazu die Leistungsbauelemente oder ein Teil davon als oder in einer Anordnung direkt benachbarter und durch die jeweiligen Mesabereiche lateral beabstandete Leistungsbauelemente ausgebildet werden.
  • Gemäß einer weiteren alternativen oder einer zusätzlichen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt wird durch die Ausbildung einer die jeweilige Grabenstruktur im Inneren auskleidenden Isolationsschicht, insbesondere durch Ausbilden eines Gateoxids und/oder eines Feldoxids, insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung.
  • Eine weitere alternative oder eine weitere zusätzliche Ausführungsform des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, dass durch die Anreicherung der Dotierstoffkon zentration durch den Pile-Up-Effekt ein Einschaltwiderstand, insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung, vergleichsweise gering ausgebildet wird, z. B. für eine Bauteilspannungsklasse bei etwa 60 Volt, insbesondere im Bereich von etwa 30 mΩ mm2 bis etwa 65 mΩ mm2.
  • Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden das Feldoxid im Inneren der Grabenstruktur und ein Dickoxidbereich im Wesentlichen planar auf dem Oberflächenbereich des Halbleitermaterialbereichs gemeinsam, insbesondere über einen gemeinsamen LOCOS-Prozess, ausgebildet und dann gemeinsam strukturiert.
  • Diese und weitere Aspekte der vorliegenden Erfindung werden auf der Grundlage der nachfolgenden Kommentare weiter erläutert:
    Bei bekannten Halbleiterschaltungsanordnungen kann die Epidotierung nach oben begrenzt sein z. B. durch die Spannungsanforderung an die Junctionisolation der CMOS- und Analogbauelemente. Dies schränkt die z. B. innerhalb einer CMOS-DMOS-Technologie mit einfachem Feldplattentrench-DMOS-Bauelementen erreichbaren Ron-Werte ein.
  • Integriert man in eine CMOS-DMOS-Technologie – mit einer integrierten Halbleiterlogikschaltung als oder in einem ersten Halbleiterschaltungsbereich und mit einer integrierten Halbleiterleistungsschaltung als oder in einem zweiten Halbleiterschaltungsbereich -einen Dense-Trench-Transistor und insbesondere einen Dense-Trench-Feldplattentransistor als Leistungsbauelement, so erhält man eine Anhebung der Epikonzentration im Dense-Trench-Transistor ohne zusätzliche Prozessschritte.
  • In den sehr schmalen Mesastegen wird bei der Oxidation der Feldplatte die Epikonzentration durch Phosphor/Arsen-Pileup stark überhöht, z. B. um etwa einen Faktor 2. Damit lassen sich wesentlich kleinere Ron-Werte realisieren. Außerdem werden die Durchbrüche der planaren Wannen abgekoppelt vom DMOS Durchbruch. Über das Mesamaß erhält man einen zusätzlichen Freiheitsgrad im Prozess, der es erlaubt, den DMOS-Ron und DMOS-Durchbruchspannung in gewissen Grenzen unabhängig von den planaren Devices einzustellen.
  • Zur Unterdrückung bestimmter Randdurchbrüche im Dense-Trench-Feldplattentransistor ist in dieser Variante eine graded-Epi oder ein schritt- oder stufenweise ausgebildeter Epitaxiebereich zweckmäßig, bei welchen die Epikonzentration an der Oberfläche deutlich abgesenkt ist. Diese niedrige Epikonzentration an der Oberfläche lässt sich gut in den CMOS-Teil der Technologie integrieren, weil dort die p-Wanne für NMOS-Transistoren sowieso durch eine p-Implantation definiert wird, während die PMOS-Transistoren sogar von einer speziell an der Oberfläche abgesenkten Epikonzentration profitieren.
  • Konkrete Ausführungsbeispiele:
    • a. Ein möglicher konkreter Prozess zur Realisierung einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens könnte – grob umrissen – wie folgt aussehen
    • – Trenchätzung
    • – Feldoxidation im Trench und an der Oberfläche
    • – Strukturierung des Feldoxids im Trench und an der Oberfläche (im Trench zur Ausbildung der Feldplatte, an der Oberfläche zur Definition der active-Bereiche, in denen die planaren Bauelemente ausgebildet werden)
    • – Gateoxidation
    • – Polyabscheidung und Strukturierung
    • – Einbringen der planaren Wannen (Body, n+, p+ etc.)
    • – Back-End-Of-Line-Prozesse, z. B. Zwischenoxid, Kontaklöcher, Metallisierung usw. Damit der Pileup bis zum Substrat runter wirksam wird, sollte in der integrierten Variante der Dense-Trench-Transistor möglichst nahe an das Substrat hinunter reichen. Die dann zur Bereitstellung eines hinreichenden Prozessfensters notwendige dickere Feldplatte kann zu einer noch deutlicheren Überhöhung der Epikonzentration im Trench-DMOS dienen.
    • b. Alternativ ist ein Prozesskonzept denkbar, in dem keine graded Epi verwendet wird und statt dessen die Feldplatte im Trench als LOCOS ausgeführt wird. Auf diese Weise würde der Pileup gezielt im Feldplattenbereich des Transistors stattfinden, wo er für die Devicekonstruktion zur Optimierung von Durchbruchspannung und Ron benötigt wird.
  • Die Randkonstruktion erfordert, dass die Randtrenches durchgängig mit Dickoxid gefüllt sind. Daher müsste in dieser Variante die Nitridmaske des Locosprozesses nicht nur vertikal im Trench sondern auch lateral von Trench zu Trench strukturiert werden. Kombiniert man jedoch den Trenchlocos mit dem Locos zur lateralen Isolation an der Oberfläche, benötigt man sowieso beide Strukturierungen. Die Prozessabfolge zur Strukturierung könnte z.B. so lauten:
    • – Oxidation Niox1
    • – Abscheidung Nitrid1
    • – Hardmaske Trench
    • – Trenchätzung 1
    • – Oxidation Niox2
    • – Abscheidung Nitrid2
    • – Öffnung von Nitrid2 im Trenchboden
    • – Trenchätzung 2 (inklusive Trenchverrundung)
    • – Hardmaske ätzen
    • – Phototechnik LOCOS (strukturiert Nitrid 1 und Nitrid 2)
    • – LOCOS Oxidation
  • Nachfolgend wird die Erfindung auf der Grundlage bevorzugter Ausführungsformen anhand der beigefügten schematischen Zeichnungen weiter erläutert.
  • 1A-1D zeigen in schematischer und geschnittener Seitenansicht Zwischenstufen, die gemäß einer ersten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer integrierten Halbleiterschaltungsanordnung erreicht werden können.
  • 2A-2K zeigen in schematischer und geschnittener Seitenansicht Zwischenstufen, die gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer integrierten Halbleiterschaltungsanordnung erreicht werden können.
  • Nachfolgend werden strukturell und funktionell ähnliche, äquivalente oder vergleichbare Elemente und Strukturen mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine detaillierte Beschreibung der jeweiligen Strukturen oder Elemente wiederholt.
  • 1A zeigt eine erste Zwischenstufe beim Herstellungsvorgang für eine erfindungsgemäße integrierte Halbleiterschal tungsanordnung 10, die gemäß einer ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden kann. Dort sind ein grundlegendes Halbleitersubstrat 20 oder ein Halbleitermaterialbereich 20 vorgesehen. Dieser besitzt einen Oberflächenbereich 20a. Der Halbleitermaterialbereich 20 untergliedert sich in der Ausführungsform der Figurenabfolge 1A bis 1D in das hier n+-dotierte Substrat 20-1, welches später den Drainbereich D bildet, und den Epitaxiebereich E, der später in eine n-dotierte Driftzone 20-2 und einen Bodybereich 20-3 untergliedert wird, wobei sich diese Bereiche in der genannten Reihenfolge auf dem n+-dotierten Substrat 20-1 befinden. Es schließt sich dann eine oberste Schicht 20-4 des Epitaxiebereichs E an, welche nach späteren Verfahrensschritten dann unter anderem als Sourcebereich S ausgebildet und n-dotiert wird.
  • Auf der linken Seite der 1A wird der erste Halbleiterschaltungsbereich 31 ausgebildet, nämlich die so genannte Halbleiterlogikschaltung 31, die entsprechenden CMOS-Bauelemente 50 finden aber erst nach späteren Verfahrensschritten ihre Fertigstellung. Diese werden im Folgenden nicht weiter diskutiert.
  • Auf der rechten Seite der 1A ist eine Anordnung einer Mehrzahl Grabenstrukturen 22 oder Gräben 22 vorgesehen, wobei die Gräben 22 in etwa vertikal vom Oberflächenbereich 20a des Halbleitermaterialbereichs 20 bis in die Driftzone 20-2 des Epitaxiebereichs E reichen und durch einen Mesabereich M oder eine Mesa M des Halbleitermaterialbereichs 20 lateral voneinander beabstandet sind. Als Mesabereich M oder Mesa M wird hier grundsätzlich ein Zwischenbereich zwischen benachbarten Grabenstrukturen 22 angesehen. Die Grabenstrukturen 22 besitzen einen Innenbereich 22i sowie Wandbereich 22w und einen Bodenbereich 22b.
  • Erfindungsgemäß ist die Breite DM der Mesa M geringer als die Breite DT der Trenches 22 oder Grabenstrukturen 22. In der in 1A gezeigten Darstellung sind die Grabenstrukturen 22 noch nicht gefüllt.
  • Im Übergang zu der in 1B gezeigten Anordnung wird dann thermisch eine Oxidation der Oberfläche durchgeführt, derart, dass das Innere 22i der Grabenstrukturen 22 und insbesondere deren Wandbereich 22w und Bodenbereich 22b mit einem Dickoxid DOX ausgekleidet und die Oberfläche 22a des Halbleitermaterialbereich 20 bedeckt werden. Dieses thermische Oxidieren setzt das vorhandene Material im Bereich der Wände 22w und des Bodenbereichs 22b um. Das heißt, von der Oberfläche des Grabens 22 wächst das Dickoxid DOX von außen in den Epitaxiebereich E hinein, wobei sich auch eine leichte Einengung der Grabenweite DT des Grabens 22 ergeben kann.
  • Durch das Voranschreiten der Oxidationsfront von der Oberfläche der Wände 22w und Böden 22b der Grabenstrukturen 22 nach innen in den Epitaxiebereich E des Halbleitermaterialbereichs 20 werden die Dotierstoffteilchen aus dem oxidierten Material heraus verdrängt und in die benachbarten und noch nicht oxidierten Bereiche des Epitaxiebereichs E derart verschoben, dass sich lokal und in direkter Nachbarschaft zum Dickoxid DOX und somit in direkter Nachbarschaft zum jeweiligen Graben 22 und dessen Inneren 22i ein Gebiet A mit einer Anreicherung oder Erhöhung der Dotierstoffkonzentration ergibt, die in der 1B gepunktet dargestellt ist.
  • Im Übergang zum Zustand der 1C wird dann das Dickoxid derart gemeinsam für die planare Oberfläche 20a des Halbleitermaterialbereichs 20 und für das Grabeninnere 22i strukturiert, dass sich Bereiche mit Gateoxid GOX und Bereiche mit Feldoxid FOX ausbilden, im Inneren 22i des jeweiligen Grabens 22 für einen Feldplattentransistor.
  • Im Übergang zum Zustand der 1D wird dann eine Füllung für ein Gatematerial G oder für das Gate G eingebracht. Dies kann ein Metall oder Polysilizium sein. Abschließend ist auch noch eine im oberen Bereich zur Oberfläche 22a des Halbleitermaterialbereichs 20 hin abschließende Isolationsschicht TTO (Trench Top Oxid) vorgesehen.
  • Exemplarisch ist hier auch für den ersten Halbleiterschaltungsbereich 31 ein planarer CMOS-Transistor C angedeutet, welcher mit seinen n-dotierten Source- und Drainbereichen CS bzw. CD in der obersten Epitaxieschicht eingebettet ist und von letzteren durch eine Oxidschicht CO, GOX isoliert zwischen diesen auch ein entsprechendes Gate CG aufweist.
  • Auch sind jetzt im Bereich des ersten Halbleiterschaltungsbereich 31 sämtliche Bereiche im Halbleitermaterialbereich 20 ausgebildet, nämlich der Sourcebereich S, 20-4, der Bodybbereich B, 20-3, die Driftzone 20-2 sowie das zugrunde liegende Substrat 20-1. Die einzelnen Bereich oder Schichten 20-1, 20-2, 20-3 und 20-4 besitzen eine jeweils gegebene Grunddotierung n+, n–, p bzw. n.
  • Die 2A bis 2K zeigen eine andere Ausführungsform des erfindungsgemäßen Herstellungsverfahrens, wobei hier ausschließlich Bezug genommen wird auf die Ausbildung des zweiten Halbleiterschaltungsbereichs 32, nämlich der Halbleiterleistungsschaltung 32.
  • Gemäß 2A wird zunächst ein Halbleitermaterialbereich 20 mit der oben beschriebenen Struktur bereitgestellt, wobei eine Oxidation an der Oberfläche 20a des Halbleitermaterial bereichs durchgeführt wird, wodurch eine erste Oxidschicht 01 entsteht.
  • Im Übergang zum Zwischenzustand der 2B werden auf der Struktur der 2A ein erstes Nitrid N1 sowie eine Hartmaske H für die Ausbildung der Grabenstrukturen 22 ausgebildet.
  • Im Übergang zum Zwischenzustand der 2C findet dann die Strukturierung der Hartmaske für die Trenchätzung statt, so dass Ausnehmungen 23 entstehen, die bis zum Oberflächenbereich 20a des Halbleitermaterialbereichs 20 reichen.
  • Im Übergang zum Zwischenzustand der 2D wird dann ein Ätzprozess durchgeführt, durch welchen eine erste Phase 22' oder ein erster Abschnitt 22' der auszubildenden Grabenstrukturen 22 hergestellt werden, und zwar mit einem ersten Teil des Wandbereichs 22w des Grabens 22 und mit einem temporären Bodenbereich 22b'.
  • Im Übergang zum Zustand der 2E findet dann eine zweite Nitridabscheidung für eine zweite Nitridschicht N2 statt, wodurch auf der Struktur der 2D, insbesondere im Inneren des ersten Abschnitts 22' der auszubildenden Gräben 22 konform die zweite Nitridschicht N2 ausgebildet wird, und zwar ebenfalls in im Wesentlichen konformer Art und Weise, durch welche dann die so erhaltene Struktur abgedeckt wird.
  • Im Übergang zum Zustand der 2F wird dann ein erster Ätzvorgang mit Rückätzen des zweiten Nitrids N2 auf den planaren Oberflächen- und Bodenbereichen 20a bzw. 22b' adurchgeführt, durch welchen die mit dem zweiten Nitrid versehenen ersten oder temporären Bodenbereiche 22b' der ersten Abschnitte 22' der auszubildenden Gräben 22 geöffnet werden, um die Grabenstrukturen 22 oder Gräben 22 fertig zu stellen. Das bedeu tet, dass eine Erweiterung der ersten Abschnitte 22' der auszubildenden Gräben 22 in den Halbleitermaterialbereich 20 hinein erfolgt.
  • Im Übergang zum Zustand der 2G wird eine Erweiterung 22e auch in die laterale Richtung in den Halbleitermaterialbereich 20 hinein durchgeführt.
  • Im Übergang zum Zwischenzustand der 2H wird dann die Hartmaske H entfernt. Darüber hinaus werden das zweite Nitrid N2 und das zweite Oxid 02 rückgeätzt und/oder ausgedünnt.
  • Im Übergang zum Zwischenzustand der 2I findet dann eine Strukturierung der ersten und zweiten Nitride N1 bzw. N2 statt, wobei eine Maske M1 verwendet wird und wobei im Bereich für den ersten Halbleiterschaltungsbereich 31 eine Ausnehmung 24 entsteht für die Bauteile 50 des ersten Halbleiterschaltungsbereichs 31.
  • Im Übergang zum Zwischenzustand der 2J wird dann ein so genanntes LOCOS-Verfahren durchgeführt. Dadurch werden die nicht abgedeckten Bereiche der Struktur der 2I mit einem als Feldoxid FOX dienenden Dickoxid ausgebildet, wobei dadurch gleichzeitig auch der so genannte Pile-Up-Effekt in den Mesen M erfolgt.
  • Im Übergang zum Zustand zum Zwischenzustand der 2K werden dann die Nitride N1 und N2 entfernt, und es können sich entsprechende Gateoxidprozesse und Metallisierungsprozesse anschließen.
    • 20
    Halbleitermaterialbereich
    20a
    Oberflächenbereich
    20-1
    erster Bereich, Substrat
    20-2
    zweiter Bereich, Driftzone, Draftbereich
    20-3
    dritter Bereich, Body, Bodybereich
    20-4
    Sourcebereich
    22
    Grabenstruktur, Graben, Trench
    22'
    erster Grabenabschnitt des Grabens 22
    22''
    zweiter Grabenabschnitt des Grabens 22
    22b'
    erster Bodenbereich des Grabens 22
    22b
    Bodenbereich des Grabens 22
    22e
    dritter Grabenabschnitt, Erweiterung des Grabens 22
    22i
    Inneres, Innenbereich des Grabens 22
    22w
    Wandbereich
    23
    Ausnehmung
    24
    Ausnehmung
    31
    erster Halbleiterschaltungsbereich, Logikschaltung
    32
    zweiter Halbleiterschaltungsbereich, Leistungsschaltung
    40
    Leistungsbauelement
    50
    Logikbauelement
    A
    angereicherter Bereich
    B
    Body, Bodybereich
    C
    CMOS-Transistor
    CD
    Drain, Drainbereich
    CG
    Gate, Gateelektrode
    CO
    Oxid, Isolation
    CS
    Source, Sourcebereich
    D
    Drain, Drainbereich
    DM
    Mesaweite, Mesabreite
    DOX
    Dickoxid, Dickoxidbereich
    DT
    Trenchweite, Trenchbreite
    E
    Epitaxiebereich, Epitaxieschicht
    FOX
    Feldoxid, Feldisolationsbereich
    H
    Hartmaske
    GOX
    Gateoxid, Gateisolationsbetreich
    M
    Mesa, Mesabereich
    M1
    Maske
    N1
    erste Nitridschicht
    N2
    zweite Nitridschicht
    O1
    erste Oxidschicht
    O2
    zweite Oxidschicht
    S
    Source, Sourcebereich
    T
    Leistungstransistor
    TTO
    Gateabschlussisolation, Trench-Top-Oxid

Claims (27)

  1. Integrierte Halbleiterschaltungsanordnung, – bei welcher in einem Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a) ein erster Halbleiterschaltungsbereich (31) und ein zweiter Halbleiterschaltungsbereich (32) vorgesehen sind, – bei welcher als erster Halbleiterschaltungsbereich (31) oder als Teil davon eine integrierte Halbleiterlogikschaltung ausgebildet ist mit einer integrierten CMOS- und/oder Analogschaltung, – bei welcher als zweiter Halbleiterschaltungsbereich (32) oder als Teil davon eine integrierte Halbleiterleistungsschaltung ausgebildet ist mit Leistungsbauelementen (40) mit und/oder in zum Halbleitermaterialbereich (20) und zum Oberflächenbereich (20a) jeweils im Wesentlichen vertikal verlaufender Grabenstruktur (22), – bei welcher die Leistungsbauelemente (40) außerhalb der jeweiligen Grabenstruktur (22) und direkt benachbart dazu im Halbleitermaterialbereich (20) mit einem Mesagebiet (M) einer Breite (DM) ausgebildet sind und – bei welcher die Breite (DM) der Mesagebiete (M) so ausgebildet ist, dass inhärent eine Anreicherung der Dotierstoffkonzentration im Halbleitermaterialbereich (20) lokal in direkter Nachbarschaft der jeweiligen Grabenstruktur (22) durch einen Pile-Up-Effekt ausgebildet oder ausbildbar ist.
  2. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, bei welcher die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt zumindest in einer die jeweilige Grabenstruktur (22) aufnehmenden oder enthaltenden Epitaxieschicht (20-3) ausgebildet oder ausbildbar ist.
  3. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Mesagebiete (M) im Vergleich zu herkömmlichen Bauelementen mit Grabenstruktur schmal ausgebildet sind.
  4. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) geringer ausgebildet ist als die Breite (DT) der jeweiligen Grabenstruktur (22).
  5. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) im Bereich von etwa 300 nm bis etwa 800 nm ausgebildet ist.
  6. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) und die Breite (DT) der jeweiligen Grabenstruktur (22) im Verhältnis von etwa mindestens 40:60 ausgebildet sind.
  7. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) zur Stärke (DFOX) eines vorgesehenen Feldoxids (FOX) mit einem Verhältnis von etwa 1 : 2,5 oder darunter ausgebildet ist, so dass die Ungleichung DFOX : DM ≥ 2,5 erfüllt ist, wobei DM die Breite der Mesagebiete (M) und DFOX die Stärke das vorgesehenen Feldoxids (FOX) bezeichnen.
  8. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt oder erzeugbar ist durch mindestens einen physikalischen und/oder chemischen Umwandlungsprozess, insbesondere eines Materialbereichs im Wandbereich (22w) der jeweiligen Grabenstruktur (22) und/oder vorzugsweise durch einen Oxidationsprozess.
  9. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt oder erzeugbar ist durch eine Mehrzahl, insbesondere in etwa gleicher physikalischer und/oder chemischer Umwandlungsprozesse.
  10. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Leistungsbauelemente (40) oder ein Teil davon als vertikale Dense-Trenchtransistoren und insbesondere als Feldplattentransistoren ausgebildet sind.
  11. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Leistungsbauelemente (40) oder ein Teil davon als eine Anordnung oder in einer Anordnung direkt benachbarter und durch die jeweiligen Mesabereiche (M) lateral beabstandete Leistungsbauelemente (40) ausgebildet sind.
  12. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt oder erzeugbar ist durch die Ausbildung einer die jeweilige Grabenstruktur (22) im Inneren (22i) auskleidenden Isolationsschicht, insbesondere durch Ausbilden eines Gateoxids (GOX) und/oder eines Feldoxids (FOX), insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung (T).
  13. Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass durch die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt ein Einschaltwiderstand (Ron), insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung (T) im Vergleich zu herkömmlichen Verhältnissen vergleichsweise gering ausgebildet oder ausbildbar ist, z.B. für eine Bauteilspannungsklasse bei etwa 60 Volt, insbesondere im Bereich von etwa 30 mΩ mm2 bis etwa 65 mΩ mm2.
  14. Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung, – bei welchem in einem Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a) ein erster Halbleiterschaltungsbereich (31) und ein zweiter Halbleiterschaltungsbereich (32) vorgesehen werden, – bei welchem als erster Halbleiterschaltungsbereich (31) oder als Teil davon eine integrierte Halbleiterlogikschal tung ausgebildet wird mit einer integrierten CMOS- und/oder Analogschaltung, – bei welchem als zweiter Halbleiterschaltungsbereich (32) oder als Teil davon eine integrierte Halbleiterleistungsschaltung ausgebildet wird mit Leistungsbauelementen (40) mit und/oder in zum Halbleitermaterialbereich (20) jeweils im Wesentlichen vertikal verlaufender Grabenstruktur (22), – bei welchem die Leistungsbauelemente (40) außerhalb der jeweiligen Grabenstruktur (22) und direkt benachbart dazu im Halbleitermaterialbereich (20) mit einem Mesagebiet (M) einer Breite (DM) ausgebildet werden und – bei welchem die Breite (DM) der Mesagebiete (M) so ausgebildet ist, dass inhärent eine Anreicherung der Dotierstoffkonzentration im Halbleitermaterialbereich (20) lokal in direkter Nachbarschaft der jeweiligen Grabenstruktur (22) durch einen Pile-Up-Effekt ausgebildet wird.
  15. Verfahren nach Anspruch 14, bei welchem die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt zumindest in einer die jeweilige Grabenstruktur (22) aufnehmenden oder enthaltenden Epitaxieschicht (20-3) ausgebildet wird.
  16. Verfahren nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet, dass die Mesagebiete (M) im Vergleich zu herkömmlichen Bauelementen mit Grabenstruktur schmal ausgebildet werden.
  17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) geringer ausgebildet wird als die Breite (DT) der jeweiligen Grabenstruktur (22).
  18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) im Bereich von etwa 300 nm bis etwa 800 nm ausgebildet wird.
  19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) und die Breite (DT) der jeweiligen Grabenstruktur (22) im Verhältnis von etwa mindestens 40:60 ausgebildet werden.
  20. Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass die Breite (DM) der Mesagebiete (M) zur Stärke (DFOX) eines vorgesehenen Feldoxids (FOX) mit einem Verhältnis von etwa 1 : 2,5 oder darunter ausgebildet wird, so dass die Ungleichung DFOX : DM ≥ 2,5erfüllt ist, wobei DM die Breite der Mesagebiete (M) und DFOX die Stärke das vorgesehenen Feldoxids (FOX) bezeichnen.
  21. Verfahren nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt wird durch mindestens einen physikalischen und/oder chemischen Umwandlungsprazess, insbesondere eines Materialbereichs im Wandbereich (22w) der jeweiligen Grabenstruktur (22) und/oder vorzugsweise durch einen Oxidationsprozess.
  22. Verfahren nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt wird durch eine Mehrzahl, insbesondere in etwa gleicher physikalischer und/oder chemischer Umwandlungsprozesse.
  23. Verfahren nach einem der Ansprüche 14 bis 22, dadurch gekennzeichnet, dass die Leistungsbauelemente (40) oder ein Teil davon als vertikale Dense-Trenchtransistoren und insbesondere als Feldplattentransistoren ausgebildet werden.
  24. Verfahren nach einem der Ansprüche 14 bis 23, dadurch gekennzeichnet, dass die Leistungsbauelemente (40) oder ein Teil davon als oder in einer Anordnung direkt benachbarter und durch die jeweiligen Mesabereiche (M) lateral beabstandete Leistungsbauelemente (40) ausgebildet werden.
  25. Verfahren nach einem der Ansprüche 14 bis 24, dadurch gekennzeichnet, dass die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt erzeugt wird durch die Ausbildung einer die jeweilige Grabenstruktur (22) im Inneren (22i) auskleidenden Isolationsschicht, insbesondere durch Ausbilden eines Gateoxids (GOX) und/oder eines Feldoxids (FOX), insbesondere einer ausgebildeten oder auszubildenden Trenchtransistoreinrichtung (T).
  26. Verfahren nach einem der Ansprüche 14 bis 25, dadurch gekennzeichnet, dass durch die Anreicherung der Dotierstoffkonzentration durch den Pile-Up-Effekt ein Einschaltwiderstand (Ron), insbesondere einer ausgebildeten oder auszubildenden Trenchtran sistoreinrichtung (T) im Vergleich zu herkömmlichen Verhältnissen vergleichsweise gering ausgebildet wird, z.B. für eine Bauteilspannungsklasse bei etwa 60 Volt, insbesondere im Bereich von etwa 30 mΩ mm2 bis etwa 65 mΩ mm2.
  27. Verfahren nach einem der Ansprüche 14 bis 26, dadurch gekennzeichnet, dass das Feldoxid (FOX) im Inneren (22i) der Grabenstruktur (22) und ein Dickoxidbereich (DOX) im Wesentlichen planar auf dem Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) gemeinsam, insbesondere über einen gemeinsamen LOCOS-Prozess, ausgebildet und dann gemeinsam strukturiert werden.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030237A1 (en) * 2000-06-30 2002-03-14 Ichiro Omura Power semiconductor switching element
US20030173618A1 (en) * 2002-02-21 2003-09-18 Markus Zundel MOS transistor device
WO2003088364A2 (en) * 2002-04-18 2003-10-23 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices
DE10214151A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030237A1 (en) * 2000-06-30 2002-03-14 Ichiro Omura Power semiconductor switching element
US20030173618A1 (en) * 2002-02-21 2003-09-18 Markus Zundel MOS transistor device
DE10214151A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
WO2003088364A2 (en) * 2002-04-18 2003-10-23 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637954B2 (en) 2010-10-25 2014-01-28 Infineon Technologies Ag Integrated circuit technology with different device epitaxial layers

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