DE10152636A1

DE10152636A1 - Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung

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Publication number: DE10152636A1
Application number: DE10152636A
Authority: DE
Inventors: Matthias Kroenke; Rainer Bruchhaus; Gerhard Enders; Walter Hartner; Thomas Mikolajick; Nicolas Nagel; Michael Roehner
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-06-29
Filing date: 2001-10-16
Publication date: 2003-01-30
Anticipated expiration: 2021-10-17
Also published as: DE10152636B4

Abstract

Um bei einer Halbleiterspeichereinrichtung (1), welche als Speicherelemente Speicherkondensatoren (10-1, ..., 10-4) aufweist, eine möglichst hohe Integrationsdichte zu erreichen, wird vorgeschlagen, die Kondensatoreinrichtungen (10-1, ..., 10-4) sich im Wesentlichen vertikal erstreckend auszubilden, um dadurch eine im Wesentlichen dreidimensionale und eine sich in die dritte Dimension erstreckende Anordnung für die Kondensatoreinrichtungen (10-1, ..., 10-4) zu erreichen.

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zu deren Herstellung.
Bei modernen Halbleiterspeichereinrichtungen, insbesondere bei Chain-FeRAM-Speichern oder dergleichen, sind im Bereich eines Halbleitersubstrats oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon, eine Mehrzahl von Kondensatoreinrichtungen als Speicherelemente in Form einer Kondensatoranordnung vorgesehen.
Zielsetzung der Fortentwicklung moderner Halbleiterspeichertechnologien ist unter anderem die Ausbildung einer möglichst weitgehenden Integrationsdichte. Herkömmliche Halbleiterspeichereinrichtungen, welche Kondensatoreinrichtungen als Speicherelemente verwenden, sind im Hinblick auf die Integrationsdichte dahingehend limitiert, dass die verwendeten Kondensatoreinrichtungen für ihre Funktionsweise als Speicherkondensatoren oder Speicherelemente eine gewisse Mindestgröße und damit eine minimale laterale Ausdehnung nicht unterschreiten sollten. Es ergibt sich somit selbst bei gegebener minimaler Beabstandung herkömmlicher Kondensatoreinrichtungen ein Limit der Flächendichte an Speicherelementen, die nicht unterschritten werden kann. Dabei ist die jeweilige minimale Beabstandung jeweils durch die minimale Strukturgröße der jeweiligen lithografischen Technik gegeben.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung sowie ein Verfahren zu deren Herstellung anzugeben, bei denen eine besonders hohe Integrationsdichte bei gleichzeitiger Funktionszuverlässigkeit erreicht werden kann.
Gelöst wird die Aufgabe zum einen mit einer gattungsgemäßen Halbleiterspeichereinrichtung erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1. Die verfahrensmäßige Lösung der Aufgabe ergibt sich erfindungsgemäß durch ein Verfahren mit den kennzeichnenden Merkmalen des Anspruchs 23. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeichereinrichtung sowie des erfindungsgemäßen Verfahrens zur Herstellung der erfindungsgemäßen Halbleiterspeichereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche.
Bei der vorrichtungsmäßigen Lösung der Aufgabe ist es vorgesehen, dass, insbesondere bei einem Chain-FeRAM-Speicher, die Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal im Wesentlichen vertikal oder senkrecht zum Substrat erstreckend ausgebildet ist und dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal in eine dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet ist.
Es ist somit ein Kerngedanke der vorliegenden Erfindung, die Speicherkondensatoren der Kondensatoranordnung der Halbleiterspeichereinrichtung - im Gegensatz zur herkömmlichen Anordnung, bei welcher die Kondensatoreinrichtungen horizontal oder sich lateral erstreckend ausgebildet sind - vertikal auszurichten. Dann nämlich ist die Fläche der jeweiligen Kondensatoreinrichtung und damit die Fläche des gesamten Zellenfeldes nicht durch die Elektrodenflächen bestimmt und gegeben, sondern letztlich im Wesentlichen durch die jeweiligen Schichtdicken, welche für die Elektrodeneinrichtungen und für das Dielektrikum notwendig sind. Das bedeutet, dass eine weitere Steigerung der Integrationsdichte erreicht werden kann, weil die notwendigen Flächenanteile für die Elektroden und für das Dielektrikum im Wesentlichen durch die dreidimensionale Strukturierung bereitgestellt werden.
Vorangehend und nachfolgend ist mit dem Dielektrikum immer das zentrale Dielektrikum des Speicherkondensators/der Kondensatoreinrichtung und/oder das sogenannte Node-Dielektrikum gemeint. Dies ist insbesondere ein Ferroelektrikum (SBT, PZT, . . .) oder dergleichen. Denkbar ist ggf. auch auch ein Paraelektrikum.
Dabei weisen die jeweiligen Kondensatoreinrichtungen jeweils eine erste Elektrodeneinrichtung, eine zweite Elektrodeneinrichtung und ein im Wesentlichen dazwischen vorgesehenes Dielektrikum auf.
Vorteilhafterweise ist die Kondensatoreinrichtung jeweils zumindest als Teil einer Stackstruktur oder Stapelstruktur ausgebildet oder weist eine solche auf, so dass sich eine besonders kompakte Bauform ergibt, was sich bei einer Offsetstruktur nur in unzureichender Weise realisieren lässt.
Es ist insbesondere vorgesehen, dass die Elektrodeneinrichtung und/oder das Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Isolationsbereich oder Passivierungsbereich und/oder in Bezug auf einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal oder senkrecht zum Substrat erstreckend ausgebildet sind. Dabei ist es insbesondere vorgesehen, dass die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Isolationsbereich oder Passivierungsbereich und/oder in Bezug auf einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet ist, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich des Halbleitersubstrats oder dergleichen und/oder eines Isolationsbereichs oder Passivierungsbereichs davon. Gemäß dieser Maßnahme ist es also vorgesehen, dass die Abfolge der Elektrodeneinrichtungen und des Dielektrikums quasi einen Stapel bildet, der senkrecht auf der Oberfläche des Halbleitersubstrats oder des Passivierungsbereichs davon steht, wobei sich die Abfolge, also die Stapelrichtung in horizontaler Richtung erstreckt und die jeweiligen Bereiche oder Schichten, nämlich die ersten und zweiten Elektroden und das dazwischen vorgesehene Dielektrikum, senkrecht verlaufen.
Vorteilhafterweise weist das Dielektrikum jeweils ein ferroelektrisches Material oder dergleichen auf oder ist aus einem solchen gebildet. Denkbar ist ggf. auch ein paraelektrisches Material.
Es ist weiterhin bevorzugterweise vorgesehen, dass die Kondensatoranordnung zumindest zum Teil eine verbundene oder Chainstruktur der Kondensatoreinrichtungen aufweist. Diese Form der Verbindung der Kondensatoreinrichtungen und deren Nutzung gemeinsamer Elektrodeneinrichtungen ist besonders platzsparend und unterstützt damit die Ausbildung möglichst hoher Integrationsdichten.
Gemäß einer weiter bevorzugten Ausführungsform ist es vorgesehen, dass zur Realisierung der oben angesprochenen Chainstruktur zumindest ein Teil der Kondensatoreinrichtungen mit ihrer jeweiligen ersten Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten Elektrodeneinrichtung einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten Elektrodeneinrichtung in der zweiten im Wesentlichen räumlich direkt benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert ausgebildet ist.
Die Kontaktelemente können auch als Kontakt- oder Übergangsbereiche bezeichnet werden. Vorzugsweise bilden dabei die jeweils miteinander kontaktierten ersten Elektrodeneinrichtungen und/oder zweiten Elektrodeneinrichtungen jeweils einen im Wesentlichen einstückigen elektrisch leitfähigen Bereich. Dies kann zum Beispiel dadurch geschehen, dass die jeweiligen kontaktierten Elektrodeneinrichtungen zum Beispiel in Form eines zusammenhängenden Metallbereichs oder dergleichen ausgebildet sind. Andererseits ist es denkbar, dass die miteinander kontaktierten Elektrodeneinrichtungen jeweils separate leitfähige, zum Beispiel metallische, Bereiche bilden, die über ein jeweils vorgesehenes erstes bzw. zweites Kontaktelement miteinander kontaktiert werden.
Zur Kontaktierung und/oder Verschaltung der Kondensatoranordnung und/oder insbesondere der Kondensatoreinrichtungen, insbesondere der Elektrodeneinrichtungen, im Halbleitersubstrat oder dergleichen und/oder in einer Deckschicht oder Passivierungsschicht und/oder in einem Oberflächenbereich davon ist jeweils ein Kontaktbereich oder Plugbereich vorgesehen, welcher jeweils insbesondere mit der jeweiligen Kondensatoreinrichtung, insbesondere mit der jeweiligen Elektrodeneinrichtung davon, im Wesentlichen elektrisch leitend kontaktiert ausgebildet ist. Das bedeutet, dass die der Halbleiterspeichereinrichtung zugrundeliegende Schaltung, zum Beispiel in Form einer CMOS-Struktur, über die jeweiligen Kontaktbereiche oder Plugbereiche mit den Kondensatorelektroden oder Elektrodeneinrichtungen verbunden ist. Dies geschieht zum Beispiel über direkte Kontaktierung der Plugbereiche mit den einzelnen Elektroden oder mit den vorgesehenen ersten bzw. Kontaktelementen, welche die Elektrodeneinrichtungen miteinander verbinden.
Es ist vorteilhafterweise ferner vorgesehen, dass die Elektrodeneinrichtungen jeweils im Wesentlichen in einem Bereich in unmittelbarer räumlicher Nachbarschaft zu den Kontaktbereichen oder Plugbereichen angeordnet und/oder ausgebildet sind, insbesondere direkt an diesen anschließend und/oder insbesondere direkt über diesen am Oberflächenbereich des Halbleitersubstrats oder einer Deckschicht oder Passivierungsschicht davon.
Es ist bekannt, dass beim Prozessieren bei bestimmten Prozessschritten und/oder im Betrieb bestimmte Umgebungsbestandteile oder Umgebungsmaterialien benachbarter Schichten oder auch aus der Prozess- oder Betriebsatmosphäre in bestimmte Materialbereiche der Halbleiterspeichereinrichtung hinein diffundieren können. Dies kann gegebenenfalls zu unerwünschten chemischen Umsetzungen oder Reaktionen führen, welche die Struktur und/oder die Funktionsweise bestimmter Bereiche der Halbleiterspeichereinrichtung beeinträchtigen können. Es ist somit vorteilhaft, dass zwischen dem Kontaktbereich und/oder Plugbereich und der jeweiligen Kondensatoreinrichtung, insbesondere der jeweiligen Elektrodeneinrichtung davon, jeweils ein im Wesentlichen elektrisch leitfähiger Barrierebereich vorgesehen ist, insbesondere eine Sauerstoffbarriere oder dergleichen, durch welchen im Betrieb und/oder beim Prozessieren die Diffusion von Umgebungsbestandteilen, insbesondere von Sauerstoff oder dergleichen, zum Kontaktbereich oder Plugbereich hin zumindest reduzierbar ist.
Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung weist der Barrierebereich werden mehrere, insbesondere im Wesentlichen schichtartig oder stapelartig übereinander angeordnete, Materialschichten auf. Diese Materialschichten können aufeinander abgestimmt sein, um chemischen Umsetzungen im Barrierebereich selbst oder im benachbarten Kontaktbereich oder Plugbereich besonders wirksam entgegenzutreten.
Dabei ist es vorgesehen, dass der Barrierebereich und insbesondere mindestens eine der gegebenenfalls vorgesehenen mehreren Materialschichten davon zumindest teilweise im Oberflächenbereich des Halbleitersubstrats und/oder einer Deckschicht oder Passivierungsschicht davon vergraben und/oder eingebettet angeordnet und/oder ausgebildet ist. Dadurch wird eine besonders günstige Abschirmung des darunterliegenden Plugbereichs oder Kontaktbereichs gegenüber der Diffusion von Umgebungsbestandteilen erreicht, insbesondere von Sauerstoff.
Bevorzugt wird ferner, dass der Barrierebereich für den Kontaktbereich oder Plugbereich und insbesondere mindestens eine der gegebenenfalls vorgesehenen mehreren Materialschichten - vorzugsweise die der jeweiligen Kondensatoreinrichtung jeweils im Wesentlichen abgewandte und/oder unterste Materialschicht - z. B. Ti, TiN, TaN, TiAlN, TiSiN, TaSiN und/oder dergleichen zumindest aufweist, um als Diffusionsbarriere und/oder als Haftvermittler, z. B. zwischen Plug und Ir/IrOx zu dienen, insbesondere gegen Interdiffusion von Plugmaterial oder Material aus dem Kontaktbereich oder Plugbereich, insbesondere von Polysilizium, Wolfram, Siliziden, Ir, IrOx und/oder dergleichen.
Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist es vorgesehen, dass der Barrierebereich für den Kontaktbereich oder Plugbereich und insbesondere mindestens eine der vorgesehenen mehreren Materialschichten davon - vorzugsweise die der jeweiligen Kondensatoreinrichtung jeweils im Wesentlichen zugewandte oder oberste Materialschicht - mindestens ein Metalloxid aufweist, insbesondere IrO₂, RuO₂, SrRuO₃ und/oder dergleichen, um als Sauerstoffbarriere zu dienen.
Es ist ferner vorteilhaft, dass gemäß einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung der Barrierebereich für den Kontaktbereich oder Plugbereich und insbesondere mindestens eine der mehreren vorgesehenen Materialschichten - vorzugsweise eine im Wesentlichen in der Mitte des Barrierebereichs gelegene Materialschicht - mindestens ein Edelmetall oder dergleichen aufweist, insbesondere Pt, Ir, Ru, Rh und/oder dergleichen - um reduktionshemmend zu wirken, insbesondere in Bezug auf eine gegebenenfalls vorgesehene Sauerstoffbarriere, die vorzugsweise ein Metalloxid enthält.
Besonders vorteilhaft haben sich Schichtfolgen für den Barrierebereich, für den Plugbereich oder Kontaktbereich der erfindungsgemäßen Halbleiterspeichereinrichtung herausgestellt, die die Strukturform TaSiN/Ir/IrO₂, TiAlN/Ru/RuO₂, TiAlN/Ru/SrRuO₃ und/oder dergleichen aufweisen.
Weitere Materialanordnungen sind: Ir/IrO₂ oder Ru/RuO₂ oder Ru/SrRuO₂, gefolgt von TiN oder TiSiN oder TaN oder TaSiN oder TiAlN, gefolgt von Ti oder Ta, gefolgt von TiSi oder TaSi oder CoSi oder dergleichen oder keinem weiteren Zwischensubstrat gefolgt vom Plug aus Polysilizium oder Wolfram.
Eine weiter bevorzugte Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist dadurch gekennzeichnet, dass der Barrierebereich sich lateral über die Ausdehnung des Kontaktbereichs oder Plugbereichs hinaus erstreckend ausgebildet ist, insbesondere in Form einer Schüssel oder dergleichen.
Das Aufbringen und Strukturieren eines Dielektrikums ist grundsätzlich problematisch, weil eine Vielzahl von Parametern optimiert werden muss, um gewünschte elektrische Eigenschaften für die auszubildenden Kondensatoreinrichtungen zu verwirklichen.
Entsprechend ist es gemäß einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiterspeichereinrichtung vorgesehen, dass zwischen dem Dielektrikum und dem Bereich des Halbleitersubstrats oder dergleichen und/oder des Passivierungsbereichs und/oder des Oberflächenbereichs davon ein Barriere- und/oder Isolationsbereich für das Dielektrikum aus einem im Wesentlichen elektrisch isolierenden Material vorgesehen ist. Dieses Material dient zum einen als mechanische Kontaktschicht, Haftschicht und Übergangsschicht zwischen der Halbleiteroberfläche oder Passivierungsoberfläche und dem Dielektrikum. Ferner wird weiterhin die elektrische Isolation des Dielektrikums gegenüber dem Halbleitermaterial und/oder dem Passivierungsmaterial gewährleistet, so dass Leckströme weitestgehend vermieden werden.
Dabei ist der Barriere- und/oder Isolationsbereich für das Dielektrikum gegebenenfalls vorteilhafterweise mehrschichtig ausgebildet, um die ihm zugeschriebene Funktionsweise in besonders günstiger Art und Weise zu erreichen.
Gemäß einer besonderen Ausführungsform ist es vorgesehen, dass zumindest der dem Dielektrikum zugewandte Bereich oder die entsprechende Schicht des Barriere- und/oder Isolationsbereichs für das Dielektrikum, insbesondere also ein Oberflächenbereich davon, als Nukleationsschicht oder dergleichen ausgebildet ist, um beim Prozessieren und/oder im Betrieb der Halbleiterspeichereinrichtung eine gewünschte Struktur, insbesondere eine Kristallstruktur, -geometrie oder dergleichen, für das Dielektrikum zu unterstützen und/oder zu stabilisieren. Insbesondere kann dabei an einen Kristallwachstumsprozess gedacht werden, der auf dem Oberflächenbereich des Barriere- und/oder Isolationsbereichs für die Dielektrikumsschicht, also der Nukleationsschritt initiiert wird und der durch seine Struktur eine bestimmte Kristallgeometrie, -struktur oder Kristallausrichtung bei der Entstehung oder bei dem Aufwachsen des Dielektrikumsmaterials steuert und erzwingt.
Dabei ist es von Vorteil, dass der Barriere- und/oder Isolationsbereich für das Dielektrikum elektrisch isolierende Oxide zumindest aufweist, zum Beispiel Al₂O₃ bei [111]-PZT Pb(Zr,Ti)O₃, oder dergleichen und/oder gegebenenfalls Oxide mit Perowskitstruktur oder dergleichen. Dies liefert besonders günstige Eigenschaften im Hinblick auf die verschiedenen ferroelektrischen oder paraelektrischen Dielektrika. Denkbar ist auch SiN.
Es wird bevorzugt, dass der Barrierebereich oder Isolationsbereich des Dielektrikums aus Al₂O₃ ausgebildet ist und dass das Dielektrikum aus PZT, Pb(Zr,Ti)O₃ oder dergleichen ausgebildet ist, insbesondere mit einer [111]-Struktur.
Es wird bevorzugt, dass als erste Elektrodeneinrichtung eine Struktur aus IrO₂ und Ir ausgebildet ist, dass als Barrierebereich eine Struktur aus TiN ausgebildet ist und dass als Plugbereich eine Struktur aus W oder Polysilizium ausgebildet ist.
Beim gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines Chain-FeRAM-Speichers oder dergleichen, wird zunächst ein Halbleitersubstrat oder dergleichen und/oder ein Passivierungsbereich und/oder ein Oberflächenbereich davon mit einer CMOS-Struktur ausgebildet. Diese Anordnung ist grundlegend für die Schaltung der Halbleiterspeichereinrichtung. Ferner wird im Bereich des Halbleitersubstrats oder dergleichen, eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon eine Kondensatoranordnung ausgebildet. Diese besteht aus einer Mehrzahl Kondensatoreinrichtungen die ihrerseits als Speicherelemente dienen.
Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung ist es vorgesehen, dass diese gerade in der erfindungsgemäßen Form der Halbleiterspeichereinrichtung ausgebildet wird.
Das erfindungsgemäße Herstellungsverfahren sieht vor, dass die - vorzugsweise ferroelektrische - Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon sich zumindest teilweise und/oder lokal im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert wird. Des Weiteren ist es erfindungsgemäß vorgesehen, dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende Halbleitersubstrat oder dergleichen und/oder eines Oberflächenbereichs davon zumindest teilweise und/oder lokal im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet und/oder strukturiert wird.
Es ist somit eine grundlegende Idee des erfindungsgemäßen Verfahrens, die jeweiligen Kondensatoreinrichtungen so auszubilden und/oder zu strukturieren, dass sie in Bezug auf die Oberfläche des Halbleitersubstrats oder dergleichen im Wesentlichen sich vertikal erstreckend verlaufen. Dadurch wird erreicht, dass die Integrationsdichte nicht mehr durch den notwendigen Flächenanteil der Elektrodenflächen dominiert wird, sondern letztlich durch das Auflösungsvermögen und die Feature Size des Strukturierungsverfahrens beim Ausbilden der Kondensatoranordnung und auch durch die jeweils gewählte Schichtdicke. Grundsätzlich ist somit die Möglichkeit gegeben, die Feature Size oder minimale laterale Ausdehnung einer Kondensatoreinrichtung an die physikalisch notwendigen Schichtdicken für die Kondensatorelektroden und das Dielektrikum zu orientieren.
Dabei werden eine erste und eine zweite Elektrodeneinrichtung sowie ein im Wesentlichen dazwischen vorgesehenes Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert. Dies geschieht derart, dass dabei insbesondere die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet wird, insbesondere in einer nebeneinander angeordneten Form im Oberflächenbereich des Halbleitersubstrats und/oder eines Passivierungsbereichs davon.
Dabei ist es insbesondere in vorteilhafter Art und Weise vorgesehen, dass auf das Halbleitersubstrat oder dergleichen und/oder auf einen Passivierungsbereich und/oder auf einen Oberflächenbereich davon zunächst eine Materialschicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum aus mindestens einem im Wesentlichen elektrisch isolierenden Material ausgebildet und/oder abgeschieden wird, wobei insbesondere im Wesentlichen eine zweidimensionale, großflächige und/oder ganzflächige Abscheidung durchgeführt wird.
Vorteilhafterweise wird die Materialschicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum in mehreren Schichten ausgebildet. Zusätzlich oder alternativ ist es vorgesehen, dass die Materialschicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum in einem vom Halbleitersubstrat oder dergleichen im Wesentlichen abgewandten obersten Bereich und/oder einem Oberflächenbereich davon als Nukleationsschicht für das danach aufzubringende Dielektrikum ausgebildet wird.
Des Weiteren wird bevorzugt, dass auf der Materialschicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum eine Materialschicht für das Dielektrikum abgeschieden wird, insbesondere durch einen zweidimensionalen oder 2D-Abscheidevorgang und/oder insbesondere in groß- und/oder ganzflächiger Art und Weise.
Nachfolgend kann gemäß einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens die Materialschicht für das Dielektrikum einem Temperprozess unterzogen werden, insbesondere unter erhöhter Temperatur und/oder in einer definierten Prozessatmosphäre, welche insbesondere Sauerstoff oder dergleichen enthält, und zwar ohne Schädigung der Bereiche unterhalb der Schicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum und/oder ohne Schädigung des Plugmaterials.
An definierten Bereichen oder an definierten Stellen in der Materialschicht für das Dielektrikum und in der Materialschicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum werden gemeinsame Ausnehmungen ausgebildet, insbesondere durch einen Ätzprozess oder dergleichen und/oder insbesondere bis auf das Niveau des Halbleitersubstrats oder dergleichen und/oder bis auf das Niveau eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon.
Dabei werden als definierte Bereiche oder als definierte Stellen insbesondere Bereiche vorgesehener Kontaktbereiche oder Plugbereiche zur Kontaktierung der Kondensatoranordnung mit der CMOS-Struktur des Halbleitersubstrats oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon gewählt. Nachfolgend wird dann mindestens ein Materialbereich für die Elektrodeneinrichtungen abgeschieden. Dies geschieht insbesondere unter Verwendung eines im Wesentlichen elektrisch leitfähigen Materials, zum Beispiel eines Metalls, eines Metalloxids und/oder dergleichen. Ferner kann das Abscheiden des Materialbereichs für die Elektrodeneinrichtungen vorzugsweise in Form einer zweidimensionalen oder 2D-Abscheidetechnik und/oder in groß- und/oder ganzflächiger Art und Weise, vorzugsweise über das Niveau des Dielektrikums hinaus erfolgen.
Denkbar ist auch ein dreidimensionales Abscheiden, so dass die Elektroden an den Seitenbereichen des Dielektrikums stehen.
Durch die vorangehend geschilderten Maßnahmen wird somit die Kondensatoranordnung mit der Mehrzahl von Kondensatoreinrichtungen ausgebildet, wobei inhärent eine Kontaktierung der Elektrodeneinrichtungen der Kondensatoreinrichtungen mit den Plugbereichen und der darunter ausgebildeten CMOS-Struktur erfolgt.
Dabei ist eine Trennung der nicht zu kontaktierenden Elektrodeneinrichtungen gegebenenfalls notwendig. Dies wird insbesondere dadurch realisiert, dass der Materialbereich für die Elektrodeneinrichtungen auf das Niveau des Dielektrikums herunter abgetragen wird, insbesondere durch Polieren, vorzugsweise durch ein CMP-Verfahren (Chemical Mechanical Polishing) oder dergleichen.
Wie bereits erwähnt wurde, ist unter Umständen ein Schutz des Kontaktbereichs oder Plugbereichs in Form einer Barriere für Sauerstoff und für das Plugmaterial zur Kontaktierung der Kondensatoreinrichtungen der Kondensatoranordnung mit der CMOS-Struktur notwendig. Folglich ist es gemäß einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens vorgesehen, dass vor dem Aufbringen des Barriere- und/oder Isolationsbereichs für das Dielektrikum an definierten Stellen von Kontakt- oder Plugbereichen in der CMOS- Struktur zur Verschaltung und/oder Kontaktierung der Kondensatoranordnung im Halbleitersubstrat oder dergleichen und/oder in einem Passivierungsbereich und/oder in einem Oberflächenbereich davon jeweils eine im Wesentlichen elektrisch leitfähige Barriereschicht ausgebildet wird, insbesondere durch Ausbilden einer jeweiligen Ausnehmung im Kontakt- oder Plugbereich und durch nachfolgendes ausfüllendes, insbesondere mehrschichtiges Füllen mit einem im Wesentlichen elektrisch leitfähigen Material und gegebenenfalls nachfolgendem Polieren.
Weitere Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus den nachstehend aufgeführten Bemerkungen:
Bei der Herstellung ferroelektrischer Kondensatoren für Anwendungen in nichtflüchtigen Halbleiterspeichern hoher Integrationsdichte wird ein ferroelektrisches Material als Dielektrikum zwischen den Elektroden eines Speicherkondensators eingesetzt. Dabei kann es sich um Materialien wie SrBi₂(Ta,Nb)₂O₉ (SBT oder SBTN), Pb(Zr,Ti)O₃ (PZT), oder Bi₄Ti₃O₁₂ (BTO), (Bi,La)₄Ti₃O₁₂ (BLTO) oder dergleichen oder leichte Abwandlungen handeln. Es können auch paraelektrische Materialien zum Einsatz kommen, zum Beispiel (Ba,Sr)TiO₃ (BST).
Da nach dem Abscheiden des Dielektrikums dieses im Hinblick auf seine Kristallstruktur und seine elektromagnetischen Eigenschaften einem Temperprozess unterworfen wird, sollte das Material für die Elektroden hohen Temperaturen in einer sauerstoffhaltigen Atmosphäre widerstehen können. Es bieten sich somit Edelmetalle oder metallische Oxide an. Insbesondere können Pt, Pd, Ir, Rh, Ru, RuO_x, IrO_x, RhO_x, SrRuO₃, LSCO (LaSrCoO_x), Hochtemperatur-(HT)-Supraleiter (YBa₂Cu₃O₇, . . .) oder dergleichen zum Einsatz kommen.
Herkömmliche ferroelektrische Halbleiterspeicher sind dahingehend nachteilhaft, dass ihre Integrationsdichte maßgeblich durch die Mindestanforderungen im Hinblick auf die Elektrodenflächen limitiert ist. Dies liegt daran, dass die Elektroden in zur Oberfläche des Halbleitersubstrats oder seines Passivierungsbereichs horizontaler Ausrichtung angeordnet werden. Ferner sind dadurch die Elektrodeneinrichtungen der Kondensatoren im Wesentlichen zweidimensional arrangiert.
Grundgedanke der vorliegenden Erfindung ist die Ausbildung einer dreidimensionalen und/oder vertikalen Struktur für ferroelektrische Speicherkondensatoren für FeRAM-Speicherbausteine, insbesondere vom verketteten oder Chain-Typ.
Vertikal bedeutet dabei, dass die Elektroden der Speicherkondensatoren in oder zum Ferroelektrikum vertikal oder vertikal verlaufend angeordnet werden. Ein dreidimensionaler, vertikaler Kondensator ist einfach zu verkleinern, da hier ausschließlich die physikalisch minimal einzuhaltenden Schichtdicken für die Integrationsdichte limitierend sind.
Ein vertikal angeordneter Speicherkondensator benötigt deshalb besonders wenig Platz auf der Oberfläche des Halbleitersubstrats. Eine 4F²-Zelle ist somit beim Chain-Konzept mit vertikalem, dreidimensionalem Kondensator denkbar, wobei F die minimale erreichbare Strukturgröße oder Feature Size bedeutet.
Bei diesem erfindungsgemäßen dreidimensionalen, vertikalen Kondensatorkonzept ist die Verwendung einer oder mehrerer isolierender Schichten unter dem Ferroelektrikum, also in direkter Kontaktierung mit der Oberfläche des Halbleitersubstrats bzw. seines Passivierungsbereichs möglich.
Dies ist ein weiterer erfindungsgemäßer Gedanke, und er ermöglicht zum einen den Schutz der darunterliegenden Schichten beim Prozessieren und beim Betrieb, gerade im Hinblick auf eine mögliche Sauerstoffdiffusion.
Zum anderen aber kann eine entsprechend zuoberst angeordnete Materialschicht der isolierenden Barriereschicht eine bestimmte Kristallstruktur innerhalb des Ferroelektrikums bevorzugt ausbilden oder stabilisieren. Im Falle des Ferroelektrikums PZT dient die oberste Schicht als sogenannte Nukleationsschicht, um PZT die richtige Orientierung zu geben, im Allgemeinen eine Orientierung in kristallografischer 111-Richtung. Wird im Falle von PZT Al₂O₃ als Nukleationsschicht oder als seed layer verwendet, so dient diese Schicht zusätzlich auch noch als Blockierschicht für Pb-Silikatbildung.
Das wesentliche Problem bei FeRAMs des Stackprinzips ist, dass beim üblichen Stackaufbau der Plug und damit die elektrische Verbindung aufoxidiert, wenn der Ferroanneal durchgeführt wird, z. B. 1 h bei 550-700°C in O₂. Beim erfindungsgemäßen Ansatz wird dieses Problem umgangen. Es wird erst getempert und dann nebenan der Kontakt ausgebildet. Dies ist ein großer Vorteil.
Erfindungsgemäß werden somit folgende technische Probleme berücksichtigt bzw. gelöst:

a) Es wird die Herstellung eines dreidimensionalen Kondensatorkonzepts realisiert.
b) Des Weiteren wird die Herstellung eines vertikal aufgerichteten Kondensatorkonzepts realisiert.
c) Dabei wird das ferroelektrische Material im Wesentlichen zweidimensional abgeschieden, bevor die beiden Elektroden geformt werden. Es muss bei diesem Konzept keine komplizierte MOCVD-Abscheidetechnik für das ferroelektrische Material entwickelt werden. Techniken im Sinne eines Spin-on oder Sputtern sind völlig ausreichend.
d) Während der Kristallisation des ferroelektrischen Materials sind die Plugs oder Kontaktbereiche durch eine isolierende Schicht abgedeckt, so dass keine Oxidation der Plugbereiche stattfinden kann. Die Temperaturanforderungen an eine eventuelle Barriere zwischen Elektrode und Plug können gegenüber dem herkömmlichen planaren Stackansatz gesenkt werden.
e) Eine Nukleationsschicht oder ein seed layer unter dem Ferroelektrikum muss isolierend sein, und die richtige Orientierung muss dadurch vorgegeben werden können. Die Orientierung ist im Hinblick auf eine genügend hohe Polarisation oder Polarisierbarkeit zwischen den vertikalen Elektroden wesentlich.

Nachfolgend werden einige Aspekte eines möglichen Herstellungsverfahrens erläutert:
Bei der erfindungsgemäßen Herstellung wird zunächst, gegebenenfalls in einem Standardverfahren, die sogenannte CMOS- Struktur mit seinen Transistoranordnungen im Halbleitersubstrat oder dergleichen und/oder in einem Passivierungsbereich und/oder in einem Oberflächenbereich davon ausgebildet. Ebenfalls gegebenenfalls in einem Standardverfahren werden die sogenannten Kontaktbereiche oder Plugs zur Kontaktierung der CMOS-Struktur mit darüber anzuordnenden Schaltungsteilen, insbesondere mit der Kondensatoranordnung der Speicherkondensatoren, ausgebildet. Diese Flugs können zum Beispiel aus Wolfram, Polysilizium oder dergleichen, bestehen. Nachfolgend werden dann eine oder mehrere isolierende Schichten ausgebildet, insbesondere in einem 2D-Abscheidungsverfahren. Die oberste Schicht oder ein Oberflächenbereich davon soll dabei als sogenannte seed layer oder als Nukleationsschicht für das nachfolgend abzuscheidende Ferroelektrikum oder Dielektrikum dienen, damit das Ferroelektrikum auch in vertikaler Richtung eine entsprechende Polarisation aufweist.
Vor dem Abscheiden dieser isolierenden Schichten, die auch als Barriere- und/oder Isolationsbereich für das Ferroelektrikum oder Dielektrikum bezeichnet werden, kann beim Notwendig werden eines Barrierebereichs für die Plugs auch die Strukturierung und Ausbildung der Barrierebereiche für die Kontakt- und/oder Plugbereiche eingeschoben werden.
Dabei wird z. B. eine sogenannte Ausnehmung oder ein Recess des Plugbereichs oder Kontaktbereichs vorgenommen. Es sind sowohl Prozesse für Wolfram- als auch für Polysiliziumausnehmungen bekannt. Nachfolgend werden dann gegebenenfalls im Bereich der Ausnehmung und im Bereich des Recesses selektiv Silizide ausgebildet, zum Beispiel TiSi, TaSi, CoSi, PtSi, usw. Es folgt dann die Abscheidung der Materialschicht für den Barrierebereich z. B. in Form einer Schicht aus Nitriden, zum Beispiel TiN, TaN, TiSiN, TaSiN. Zur Planarisierung wird dann mittels eines CMP-Verfahrens die Barriere oder der Barrierebereich mit Stopp auf der Oberfläche des Passivierungsbereichs z. B. aus Siliziumdioxid poliert.
Es können eventuell nasschemische Prozesse zum Entfernen von Oxidresten auf dem Nitrid des Barrierebereichs notwendig sein. Zum Beispiel kann der Kontaktwiderstand bei TaSiN nach dem CMP-Prozess durch eine Fluorwasserstoffreinigung, insbesondere vor der TaSiN-Abscheidung, verringert werden.
Anders gestaltet sich das Ausbilden der Ausnehmung oder des Recesses und die nachfolgende Füllung der Ausnehmung oder des Recesses, wenn als Barrierebereich für den Kontakt- oder Plugbereich eine mehrschichtige Barriere, insbesondere in der geometrischen Form einer Schüssel oder dergleichen, verwendet werden soll. Dies ist immer dann der Fall, wenn als Barriere ein leitendes Nitrid, z. B. TiN, TaSiN, zum Einsatz kommt, weil dann das Ferroelektrikum nach dem Aufbringen bei Temperaturen um 550°C in einer sauerstoffhaltigen Atmosphäre nicht getempert werden kann, ohne den Barrierebereich durch Oxidation zu beschädigen. Eine Temperung des Ferroelektrikums ist aber notwendig, auch um Ätzschäden an den Seitenflächen auszuheilen. Wird des Weiteren als Ferroelektrikum zum Beispiel SBT bzw. SBTN benutzt, kann dieses nach dem Abscheiden der Elektroden, zum Beispiel aus Platin, nicht über 600°C in Sauerstoff getempert werden, ohne dass die leitende Nitridbarriere oxidiert und damit isolierend wird.
Um diese Probleme zu vermeiden, wird erfindungsgemäß die Abscheidung einer Barriere aus drei Schichten vorgeschlagen, nämlich einer ersten Diffusionsbarrierenschicht aus TiN, TaN, TiSiN, TaSiN und/oder dergleichen gegen die Interdiffusion des Plugmaterials, insbesondere von Polysilizium, Wolfram oder von Siliziden, einer Edelmetallbarriere, zum Beispiel aus Pt, Ir, Ru, Rh zur Verhinderung von Reduktionsprozessen der nachfolgenden Metalloxidbarriere und zur Verhinderung der Ausbildung einer isolierenden Schicht, die den Kontakt des Plugs verhindern würde, sowie einer Sauerstoffbarriere, in der Regel ein Metalloxid, zum Beispiel IrO₂, RuO₂, SrRuO₃, um die Diffusion des Umgebungssauerstoffs zum Plugbereich zumindest zu hemmen und/oder zu verhindern.
Statt dem Ausbilden alternierender Schichten in den Ausnehmungen kann auch zunächst eine Stapelstruktur zweidimensional auf der Oberfläche des Passivierungsbereichs abgeschieden und dann nachfolgend rückgeätzt werden, zum Beispiel durch reaktives Ionenätzen (RIE reactive ion etching). Die dann abgeschiedenen und strukturierten Stapel müssen dann noch entsprechend in einem Nitrid oder Oxid, zum Beispiel Si₃N₄ oder SiO₂, eingebettet werden, woran sich ein Polierschritt mit Stopp auf der Oberfläche der Barriere anschließt.
Zum Ausbilden einer Schüsselform wird die Ausnehmung oder der Recess des Plugs in der Regel bis zum unteren Rand der Schüssel geführt. Bei der Schüsselform erfolgt das Abscheiden ebenfalls in der oben beschriebenen Art und Weise, wobei aber zwei Schichten ausreichend sein können, nämlich eine erste leitende Nitridschicht und eine Edelmetallschicht. Gegebenenfalls folgt dann noch ein Polierschritt mittels CMP mit Stopp auf der Passivierungsschicht, vorzugsweise aus Siliziumdioxid.
Für das Ausbilden der Abfolge von Barriere- und Isolationsschicht für das Node-Dielektrikum und des Node-Dielektrikums sind folgende Überlegungen maßgeblich: Für die Isolationsschicht oder Barriereschicht für das Dielektrikum kommen verschiedene Strukturen und Materialien in Frage. Im Falle von SBT bzw. SBTN als Dielektrikum können isolierende Oxide mit Perowskitstruktur verwendet werden. Im Falle von PZT als Dielektrikum ist zum Beispiel Al₂O₃ gut geeignet für die nachfolgende Strukturierung des Dielektrikums, weil die so gewählte Barriere- und Isolationsschicht für das Dielektrikum folgende drei Bedingungen erfüllt: Sie ist elektrisch isolierend, sie dient als Nukleationsschicht, weil PZT auf einer (111)-Struktur aufwachsen kann, und sie verhindert die Bleisilikatbildung beim Tempern oder Abscheiden von PZT bei Temperaturen von über 500°C.
Falls die Al₂O₃-Schicht nicht dicht genug ist, um die Oxidation der Barriere während der PZT-Abscheidung und/oder während der Temperung zu verhindern, kann zum Beispiel zusätzlich Siliziumnitrid unter der Al₂O₃-Schicht ausgebildet werden. Durch das Tempern wird das Ferroelektrikum endgültig kristallisiert, in seiner ferroelektrischen Eigenschaft komplettiert und/oder es werden Defekte ausgeheilt. Durch das Tempern können ferner die elektrischen Eigenschaften, wie die Polarisation oder Polarisierbarkeit, das Leckstromverhalten, und die Zuverlässigkeit, optimiert werden.
Durch das Ätzen des Dielektrikums, insbesondere des Ferroelektrikums, sowie der Nukleationsschicht bzw. des gesamten Isolations- und Barrierebereichs für das Dielektrikum wird die Barriere der Plugs oder Kontaktbereiche in der Passivierungsschicht z. B. aus Siliziumdioxid geöffnet. Dabei ist es wichtig, dass nur die obere Schicht einer mehrlagigen Barriere offenliegt. Die Seitenschichten der ferroelektrischen Schicht, die nicht zum Kondensator gehört, werden später geätzt. So werden nach Abscheidung und Strukturierung der Elektroden Kurzschlüsse zwischen den einzelnen Kondensatoren vermieden.
Gegebenenfalls findet eine nasschemische Nachreinigung statt, um ätzgeschädigte dünne Schichten zu entfernen und die seitliche Oberfläche des Ferroelektrikums zu optimieren.
Dann erfolgt die Abscheidung der Elektroden. Als Elektrodenmaterialien können auch Metalloxide verwendet werden. Im Fall des ferroelektrischen Materials PZT für das Dielektrikum können durch vorgesehene Metalloxidelektroden zwei Vorteile realisiert werden: Zum einen kann die Form der Hysteresekurve deutlich verbessert werden, es wird nämlich eine Sättigung bei niedrigerer Spannung erreicht. Das heißt, der ferroelektrische Kondensator kann bei kleineren Spannungen, zum Beispiel von 1,5 bis 3,5 V statt 5 V, geschaltet werden. Des Weiteren zeigt der Kondensator bei dieser Form weniger Ermüdungserscheinungen oder Fatigue. Mit Metalloxidelektroden ermüden PZT-Kondensatoren später, zum Beispiel erst nach mehr als 10¹² Zyklen, statt bisher ca. 10⁸ Zyklen.
Es ist auch denkbar, dass die Elektroden aus zwei Materialien bestehen. Zum Beispiel ist eine Kombination aus einem Metalloxid und einem Edelmetall möglich, zum Beispiel RuO₂/Ru, SrRuO₃/Ru, IrO₂/Ir. Wenn die Aspektverhältnisse größer werden, kann es zusätzlich nötig sein, für die Abscheidungsvorgänge der Elektroden MOCVD zu benutzen, wodurch konformes Abscheiden möglich wird.
Eine Temperung nach Abscheidung der Elektroden reduziert in der Regel die Kurzschlusswahrscheinlichkeit der Kondensatoren. Zusätzlich kann der Leckstrom reduziert und damit die Form der Hysteresekurve verbessert werden.
Bei der Schüsselbarriere auf einer Nitridschicht und einem Edelmetall wird während der Temperung eine Reduktion der Metalloxidbarriere verhindert. Temperungen bei Temperaturen zwischen 550°C und 700°C in einer sauerstoffhaltigen Atmosphäre sind möglich, ohne dass die Barriere oxidiert.
Nachfolgend wird durch einen bestimmten Prozess die Trennung der Elektroden auf dem Ferroelektrikum durchgeführt. Dies kann zum Beispiel durch eine Lithografie mit Ätzen und Stopp auf dem Ferroelektrikum erfolgen. Andererseits muss dann eine Abscheidung eines Passivierungsmaterials, zum Beispiel SiO₂ oder SiN, erfolgen, damit eine Lücke der Elektroden im Kontaktbereich aufgefüllt wird. Danach folgt ein CMP-Schritt des Passivierungsmaterials und der Elektroden mit Stopp auf dem Dielektrikum oder Ferroelektrikum. Anschließend wird gegebenenfalls noch die ferroelektrische Schicht zwischen den Kondensatoren entfernt.
Insgesamt besteht der Vorteil der Vorgehensweise darin, dass durch die Integrationssequenz Kurzschlüsse zwischen den Kondensatoren vermieden werden.
Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
Fig. 1-7 zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen bei der erfindungsgemäßen Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung.
Fig. 8-9 zeigen XRD-Spektren.
Die in den Fig. 1-7 in schematischer und geschnittener Seitenansicht gezeigten Zwischenstufen bei der Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung mittels einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens werden gleiche oder gleich wirkende Elemente der Bereiche mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird im Detail nicht für jede Figur einzeln wiederholt.
Ausgangspunkt beim Aufbau der erfindungsgemäßen Halbleiterschaltungseinrichtung 1 gemäß dem erfindungsgemäßen Herstellungsverfahren ist die in Fig. 1 in seitlicher Querschnittsansicht gezeigte Anordnung.
In einem eigentlichen Halbleitersubstrat 20 wird in einer Reihe von Vorprozessen eine CMOS-Struktur ausgebildet, welche der Verschaltung der Halbleiterspeichereinrichtung 1dient. In einem Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d. h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, . . ., 10-4, Auswahltransistoreinrichtungen T1 bis T4 vorgesehen. Diese werden gebildet von im Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source/Drain-Bereichen SD. Dabei sind benachbarte Source/Drain-Bereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander getrennt.
Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isoliert im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Oberhalb der Source/Drain-Bereiche SD, das heißt, sich vom Oberflächenbereich 20a aus erstreckend, sind sogenannte Kontaktbereiche, Plugbereiche oder Plugs P aus im Wesentlichen elektrisch leitenden Material vorgesehen. Die Plugs P stehen in im Wesentlichen elektrisch leitendem Kontakt mit den Source/Drain-Bereichen SD.
Die Wortleitungen WL, die Gateoxidbereiche G sowie die Plugs P sind in einen Passivierungsbereich 21 eingebettet, der zum Beispiel aus einem Siliziumoxid gebildet ist. Im Oberbereich 20a des eigentlichen Halbleitersubstrats 20 gegenüberliegend befindet sich der Oberflächenbereich 21a des Passivierungsbereichs 21. Somit erstrecken sich die Plugs P vom Oberflächenbereich 20a, nämlich mit den Source/Drain-Bereichen SD in elektrisch schaltendem Kontakt stehend, mit ihrem eigenen Oberflächenbereich Pa bis zum Oberflächenbereich 21a des Passivierungsbereichs 21.
Die in Fig. 1 gezeigte Anordnung und Struktur kann mit Standardverfahren, wie sie im Stand der Technik bekannt sind, ausgebildet werden.
Von der in Fig. 1 in seitlicher Querschnittsansicht gezeigten Grundstruktur ausgehend, wird nun erfindungsgemäß wie folgt verfahren, um die erfindungsgemäße Halbleiterspeichereinrichtung 1 auszubilden:
Auf den Oberflächenbereich 21a des Passivierungsbereichs 21 des Halbleitersubstrats 20 wird zunächst eine Materialschicht 32 für einen Barriere- und/oder Isolationsbereich 30 für das Dielektrikum 16 abgeschieden. Dies geschieht in einer groß- und/oder ganzflächigen Art und Weise, vorzugsweise in einem 2D-Abscheideverfahren, um den Anteil von Seiten-, Rand- oder Grenzflächenbereichen möglichst gering zu halten. Die Materialschicht 32 des Barriere- und/oder Isolationsbereich 30 für das später abzuscheidende Dielektrikum 16 ist im Wesentlichen elektrisch isolierend ausgebildet und kann gegebenenfalls mehrschichtig strukturiert sein, wobei insbesondere die vom Passivierungsbereich 21 abgewandte, oberste Schicht oder der entsprechende Oberflächenbereich 32a als seed layer oder Nukleationsschicht für das später abzuscheidende Ferroelektrikum oder Dielektrikum 16 ausgebildet werden.
Entsprechend wird nachfolgend auf dem Oberflächenbereich 32a der Materialschicht 32 des Barriere-/Isolationsbereichs 30 für das Dielektrikum 16 ein Materialbereich 24 für das Dielektrikum 16, vorzugsweise ebenfalls in groß- oder ganzflächiger Form, abgeschieden.
Nachfolgend werden dann entsprechende Zwischenprozessierungsschritte, zum Beispiel Temperschritte in einer Sauerstoffatmosphäre unter erhöhter Temperatur, durchgeführt, um dem Materialbereich 24 für das Dielektrikum 16 eine entsprechende Kristallstruktur und/oder entsprechende elektrische Eigenschaften aufzuprägen, was durch den Oberflächenbereich 32a und der entsprechenden Nukleationsschicht noch gefördert wird.
Fig. 2 zeigt die Zwischenstufe bei der Herstellung nach Abscheiden der Materialschichten 32 und 24 für den Isolations- und Barrierebereich 30 und für das Dielektrikum 16.
Davon ausgehend, werden in Bezug auf vordefinierte Stellen oder Bereiche K, nämlich oberhalb der Plugbereiche P, mittels eines entsprechenden Lithografieschritts oder Ätzschritts das Material 24 für das Dielektrikum 16 und auch die entsprechende Materialschicht 32 für den Barriere- und Isolationsbereich 30 lokal entfernt, und zwar bis auf den Oberflächenbereich 21a des Passivierungsbereichs 21, so dass die Oberflächen Pa der Plugbereiche P elektrisch kontaktierbar freiliegen.
Nach diesem Lithografieschritt bleiben dann Dielektrikumsbereiche 16 mit entsprechenden Barriere- und/oder Isolationsbereichen 30 darunter in den Bereichen zwischen den Plugs P auf dem Oberflächenbereich 21a des Passivierungsbereichs 21 stehen, wie das schematisch in Fig. 3 gezeigt ist.
Dann wird ein Materialbereich 26 aus einem im Wesentlichen elektrisch leitfähigem Material eingebracht, so dass insbesondere die Zwischenräume K zwischen den Dielektrikumsbereichen 16, nämlich oberhalb der definierten Stellen K der Plugs P, bis über das Niveau 16a der Dielektrikumsbereiche 16 hinaus aufgefüllt werden. Dieser Zustand ist in Fig. 4 gezeigt.
Im Übergang zum Zwischenzustand der Fig. 5 wird nun das über das Niveau 16a der Dielektrikumsbereiche 16 hinaus überstehende leitfähige Material 26 durch einen Polierschritt bis auf das Niveau 16a der Dielektrikumsbereiche 16 hinunter abgetragen, so dass separate Elektrodeneinrichtungen 14 bzw. 18 entstehen, die miteinander kontaktiert ausgebildet sind, insbesondere über entsprechende erste und zweite Kontaktbereiche 11-1 und 11-2.
Ausgehend von dem in Fig. 5 gezeigten Zwischenzustand werden dann noch standardmäßig entsprechende weitere Verdrahtungsschichten oder Abschlussschichten aufgebracht.
Fig. 6 zeigt ebenfalls in geschnittener Seitenansicht einen zum Zustand der Fig. 5 analogen Zwischenzustand, falls vor dem Aufbringen der Materialschicht 32 für den Barriere- und/oder Isolationsbereich 30 für das Dielektrikum 16 ein entsprechender Barrierebereich 12 zum Schutz der Plugbereiche P ausgebildet wird.
Wie bereits oben beschrieben wurde, kann die Ausbildung der Barrierebereiche 12 für die Plugs P entweder durch Ausbilden von Ausnehmungen im Bereich der Oberfläche 21a und im Bereich der Plugs P mit nachfolgendem Füllen erfolgen. Oder aber es wird zunächst ein entsprechender Materialbereich für die Barrierebereiche 12, insbesondere in groß- oder ganzflächiger Form, ausgebildet, und dann selektiv außerhalb der Bereiche K der Plugs P zurückgeätzt und nachfolgend zusätzlich in eine Passivierungsschicht eingebettet.
Der Barrierebereich 12 für den Plugbereich P kann jeweils auch mehrschichtig ausgebildet sein, und insbesondere in lateral erweiterter Form auch die Struktur einer Schüssel 40 bilden, die dann jeweils in Kontakt steht mit den Barriere- und Isolationsbereichen 30 für das Dielektrikum 16, wie das in Fig. 7 gezeigt ist.
In Fig. 7 ist auch eine mehrschichtige Elektrodenformation der ersten und zweiten Elektrodeneinrichtungen 14 und 18 mit dazwischen vorgesehenen ersten bzw. zweiten Kontaktelementen 11-1, 11-2 gezeigt.
Ein weiterer wesentlicher Aspekt der vorliegenden Erfindung ist, dass ein entsprechendes Dielektrikumsmaterial, insbesondere ein Ferroelektrikum, durch eine zugrundeliegende Schicht in seiner Kristallisation beeinflusst werden kann und somit in seinen Kristalleigenschaften in gewünschter Art und Weise aufgebaut werden kann.
Insbesondere hat sich durch entsprechende Oberflächenstrukturanalysen und spektroskopische Untersuchungen gezeigt, dass zum Beispiel PZT auf Al₂O₃ in [111]-Richtung kristallisiert. Insgesamt ergibt sich eine Identifizierung des Materialsystems Al₂O₃/PZT als Materialsystem für ein vertikales Chain-FeRAM-Kondensatorkonzept.
Fig. 8 zeigt in Form eines XRD-Spektrums zunächst eine Anordnung, bei welcher auf einer Schichtstruktur Pt/Al₂O₃ /SiO₂/Si mit Pt zu oberst PZT mit [111]-Struktur kristallisiert.
Fig. 9 zeigt ebenfalls in Form eines XRD-Spektrums, dass PZT auch auf Al₂O₃ als oberste Nukleationsschicht in einer Struktur Al₂O₃/SiO₂/Si mit [111]-Struktur kristallisiert.
Die oben beschriebene Strukturierung der Barriereschichten mit Hilfe einer Schüsselstruktur oder dergleichen ergibt eine besonders vorteilhafte Prozessabfolge. Alternativ kann die gleiche vorteilhafte Ausgestaltung erreicht werden, durch einen Recess-Prozess mit ARC (Anti Reflective Coating) oder mit Fotolack: dabei wird zunächst ein Recess oder eine Ausnehmung im bereits fertiggestellten Plugbereich ausgebildet. Danach wird eine TiN-Schicht durch Sputtern aufgebracht. Es folgt nachfolgend die Abscheidung eines Resists und die weitere Ausbildung einer Ausnehmung oder eines Recesses. Anschließend folgt der TiN-Recess. Dann wird der Resist entfernt und es folgt das Abscheiden zum Beispiel von Iridium durch Sputtern und ein nachfolgender Planarisierungsschritt durch CMP.
Es können auch drei Barriereschichten in einer vertikalen Kondensatoranordnung vergraben werden. Dabei ist die Materialkombination für die Barrieren, die Elektrode und die Ferroelektrika unterschiedlich, je nachdem ob keine, eine, zwei oder drei Barriereschichten ausgebildet werden sollen.
In Bezug auf die Strukturierung des Dielektrikums, insbesondere des Ferroelektrikums, ergeben sich die folgenden Besonderheiten: Insbesondere bei minimalen Strukturbreiten und kleinen Zellgrößen (4F²-8F²) treten beim Ätzen hohe Aspektverhältnisse auf. Wichtig ist dabei, dass durch das zweifache Ätzen der ferroelektrischen Strukturen die Elektroden nicht kurzgeschlossen werden und auch zu keiner Zeit freistehende ferroelektrische Strukturen auftreten, welche eventuell in ihrer Struktur nicht beständig sind und umfallen könnten.
Eine mögliche Vorgehensweise beim Strukturieren des Dielektrikums, insbesondere des Ferroelektrikums, sei wie folgt skizziert:
Nach dem groß- oder ganzflächigen Abscheiden der Al₂O₃- Barriere sowie des Ferroelektrikums, zum Beispiel in Form von PZT, wird in einem ersten Strukturierungsschritt ein Ätzvorgang ausgeführt, um Bereiche vertikal bis zu den TiN/Ir-Barrieren oberhalb der Plugbereiche zu öffnen. Danach folgt eine nasschemische Reinigung, insbesondere der PZT- Bereiche. Z. B. kann PZT durch RIE mit nahezu vertikalen Kanten geätzt werden.
Nachfolgend wird das Elektrodenmaterial, zum Beispiel IrO₂, derart abgeschieden, dass die Ausnehmungen zwischen den PZT- Bereichen mit Kontakt zu den Plugs gefüllt werden. Dies kann vorzugsweise durch ein MOCVD-Verfahren oder dergleichen geschehen, vorzugsweise in zweidimensionaler, großflächiger oder ganzflächiger Form. Gegebenenfalls wird nachfolgend mit Stopp auf der Oberfläche des PZT-Bereichs planarisiert, vorzugsweise durch ein CMP-Verfahren. Alternativ ist auch ein Strukturieren durch einen Ätzprozess denkbar. Dann erfolgt noch ein Annealschritt.
Zur elektrischen Trennung der einzelnen Kondensatoren wird dann wie folgt vorgegangen: Es folgt zunächst ein Ätzschritt in Bezug auf die PZT-Bereiche. Es schließt sich ein nasschemischer Reinigungsschritt der PZT-Bereiche an. Dann wird eine Passivierungsschicht, vorzugsweise aus Al₂O₃, ausgebildet. Diese Al₂O₃-Schicht dient als Wasserstoffbarriere und auch als Barriere gegen die Ausbildung von Pb-Silikaten.
Ein weiterer Kerngedanke der vorliegenden Erfindung ist dabei die gegebenenfalls vorzusehende Abdeckung der vertikalen Chain-FeRAM-Kondensatorstrukturen mit Al₂O₃. Diese Schicht dient, wie eben bereits erwähnt wurde, als Wasserstoffbarriere und als Pb-Silikatformierungsblocker. Bezugszeichenliste 1 Halbleiterspeichereinrichtung
2 Kondensatoranordnung
10-1 Kondensatoreinrichtung
10-2 Kondensatoreinrichtung
10-3 Kondensatoreinrichtung
10-4 Kondensatoreinrichtung
11-1, 11-2 Kontaktelement/Kontaktbereich
12 Barrierebereich
12a-12c Materialschicht
14 erste Elektrodeneinrichtung
16 Dielektrikum, Node-Dielektrikum, Ferroelektrikum
16a Oberflächenbereich
18 zweite Elektrodeneinrichtung
20 Halbleitersubstrat
20a Oberflächenbereich
20b Zwischenbereich
21 Passivierungsschicht, Isolationsschicht, -bereich
21a Oberflächenbereich
22 Ausnehmung
24 Materialschicht für Dielektrikum
26 Materialschicht für Elektrodeneinrichtungen
30 Barrierebereich, Isolationsbereich
30a Oberflächenbereich
32 Materialschicht für Barrierebereich
32a Oberflächenbereich
40 Schüssel
G Gateoxidbereich
K definierter Bereich
P Kontaktbereich, Plugbereich
Pa Oberflächenbereich
SD Source-/Drainbereich
T1-T4 Transistoreinrichtung, Auswahltransistor
WL Wortleitung

Claims

1. Halbleiterspeichereinrichtung, insbesondere Chain-FeRAM- Speicher oder dergleichen, bei welcher im Bereich eines Halbleitersubstrats (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a) davon mindestens eine Kondensatoranordnung (2) mit einer Mehrzahl von Kondensatoreinrichtungen (10-1, . . ., 10-4) als Speicherelemente vorgesehen ist, dadurch gekennzeichnet,
dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a) davon zumindest teilweise und/oder lokal im Wesentlichen vertikal erstreckend ausgebildet ist, und
dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a) zumindest teilweise und/oder lokal im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoranordnung (10-1, . . ., 10-4) ausgebildet ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils eine erste Elektrodeneinrichtung (14), eine zweite Elektrodeneinrichtung (18) und ein im Wesentlichen dazwischen vorgesehenes Dielektrikum (16) aufweist.

3. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils eine - vorzugsweise vertikale - Stackstruktur und/oder eine Stapelstruktur aufweist oder als Teil davon ausgebildet ist.

4. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche; dadurch gekennzeichnet,
dass die Elektrodeneinrichtung (14, 18) und/oder das Dielektrikum (16) der Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder den Passivierungsbereich (21) und/oder den Oberflächenbereich (20a) davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet sind,
wobei insbesondere die Abfolge von erster Elektrodeneinrichtung (14), Dielektrikum (16) und zweiter Elektrodeneinrichtung (18) der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4) in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder den Passivierungsbereich (21) und/oder den Oberflächenbereich (20a) davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet ist, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich (20a) des Halbleitersubstrats (20) und/oder eines Passivierungsbereichs (21) davon.

5. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Dielektrikum (16) jeweils ein ferroelektrisches und/oder paraelektrisches Material enthält oder als solches ausgebildet ist.

6. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Kondensatoranordnung (2) zumindest zum Teil eine verbundene oder Chainstruktur der Kondensatoreinrichtung (10-1, . . ., 10-4) aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, dass zumindest ein Teil der Kondensatoreinrichtungen (10-1, . . ., 10-4) mit ihrer jeweiligen ersten Elektrodeneinrichtung (14) über ein erstes Kontaktelement (11-1) mit der ersten Elektrodeneinrichtung (14) einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, . . ., 10-4) und mit ihrer zweiten Elektrodeneinrichtung (18) über ein zweites Kontaktelement (11-2) mit der zweiten Elektrodeneinrichtung (18) einer zweiten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, . . ., 10-4) der Kondensatoranordnung (2) kontaktiert ausgebildet ist.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet,
dass die miteinander kontaktierten ersten Elektrodeneinrichtungen (14) und/oder die zweiten Elektrodeneinrichtungen (18) jeweils einen im Wesentlichen einstückigen elektrisch leitfähigen Bereich bilden,
insbesondere zusammen mit dem jeweils ersten bzw. zweiten Kontaktelement (11-1, 11-2) oder dergleichen.

9. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zur Kontaktierung und/oder Verschaltung der Konderisatoranordnung (2) und insbesondere der Kondensatoreinrichtungen (10-1, . . ., 10-4), insbesondere der Elektrodeneinrichtungen (14, 18), im Halbleitersubstrat (20) und/oder in einer Deckschicht oder Passivierungsschicht (21) davon - bzw. einem Oberflächenbereich (20a, 21a) davon - jeweils ein Kontaktbereich oder Plugbereich (P) vorgesehen ist, welcher insbesondere jeweils mit der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4), insbesondere mit der jeweiligen Elektrodeneinrichtung (14, 18) davon, im Wesentlichen elektrisch kontaktiert ausgebildet ist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Elektrodeneinrichtung (14, 18) jeweils im Wesentlichen in einem Bereich im Wesentlichen direkter räumlicher Nachbarschaft zu dem Kontaktbereich oder Plugbereich (P) angeordnet und/oder ausgebildet ist, insbesondere direkt an diese anschließend und/oder direkt über diesen am Oberflächenbereich (20a, 21a) des Halbleitersubstrats (20) und/oder einer Deckschicht oder Passivierungsschicht (21) davon.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, dass zwischen dem Kontaktbereich und/oder Plugbereich (P) der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4), insbesondere der jeweiligen Elektrodeneinrichtung (14, 18) davon, jeweils ein im Wesentlichen elektrisch leitfähiger Barrierebereich (12) vorgesehen ist, insbesondere eine Sauerstoffbarriere oder dergleichen, durch welchen im Betrieb und/oder beim Prozessieren die Diffusion von Umgebungsbestandteilen, insbesondere von Sauerstoff oder dergleichen, zum Kontaktbereich oder Plugbereich (P) hin zumindest reduzierbar ist.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, dass der Barrierebereich (12) mehrere, insbesondere im Wesentlichen schichtartig oder stapelartig übereinander angeordnete, Materialschichten aufweist.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass der Barrierebereich (12) und insbesondere eine der Materialschichten zumindest teilweise im Oberflächenbereich (20a, 21a) des Halbleitersubstrats (20) und/oder einer Deckschicht oder Passivierungsschicht (21) davon vergraben und/oder eingebettet angeordnet und/oder ausgebildet ist.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass der Barrierebereich (12) und insbesondere mindestens eine der Materialschichten - vorzugsweise die der Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils im Wesentlichen abgewandte Materialschicht - Ti, TiN, TaN, TiAlN, TiSiN, TaSiN und/oder dergleichen aufweist, um als Diffusionsbarriere zu dienen, insbesondere gegen Interdiffusion von Plugmaterial, insbesondere von Polysilizium, Wolfram, Siliziden und/oder dergleichen.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass der Barrierebereich (12) und insbesondere mindestens eine der Materialschichten davon - vorzugsweise die der Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils im Wesentlichen zugewandte oder obere Materialschicht - mindestens ein Metalloxid aufweist, insbesondere IrO₂, RuO₂, SrRuO₃ und/oder dergleichen, um als Sauerstoffbarriere zu dienen und ggf. als Elektrode oder Teil davon.

16. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass der Barrierebereich (12) und insbesondere eine der Materialschichten (12a, 12b, 12c) - vorzugsweise eine im Wesentlichen in der Mitte des Barrierebereichs (12) gelegenen Materialschicht (12b) - mindestens ein Edelmetall oder dergleichen, insbesondere Pt, Ir, Ru, Rh und/oder dergleichen - aufweist, um reduktionshemmend zu wirken, insbesondere in Bezug auf eine gegebenenfalls vorgesehene Sauerstoffbarriere, welche vorzugsweise aus Metalloxid besteht.

17. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet,
dass der Barrierebereich (12) eine Schichtfolge der Form TaSiN/Ir/IrO₂, TiAlN/Ru/RuO₂, TiAlN/Ru/SrRuO₃ und/oder dergleichen aufweist und
dass dabei insbesondere TaSiN oder TiAlN mit Ir/IrO₂, Ru/RuO₂, Ru/SrRuO₃ alternieren.

18. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, dass der Barrierebereich (12) lateral über die Ausdehnung des Kontaktbereichs oder Plugbereichs (P) hinaus erstreckend ausgebildet ist, insbesondere in Form einer Schüssel oder dergleichen.

19. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem Dielektrikum (16) und dem Bereich des Halbleitersubstrats (20) oder dergleichen und/oder des Isolationsbereichs oder Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) ein Barrierebereich oder Isolationsbereich (30) für das Dielektrikum (16) aus einem im Wesentlichen elektrisch isolierenden Material vorgesehen ist.

20. Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekennzeichnet, dass der Barrierebereich oder Isolationsbereich (30) des Dielektrikums (16) mehrschichtig ausgebildet ist.

21. Halbleiterspeichereinrichtung nach einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, dass zumindest der dem Dielektrikum (16) zugewandte Bereich (30a) oder die entsprechende Schicht, insbesondere ein Oberflächenbereich davon, des Barrierebereichs oder Isolationsbereichs (30) für das Dielektrikum (16) als Nukleationsschicht oder dergleichen ausgebildet ist, um beim Prozessieren und/oder im Betrieb der Halbleiterspeichereinrichtung (1) eine gewünschte Struktur, insbesondere Kristallstruktur oder dergleichen, des Dielektrikums (16) zu unterstützen.

22. Halbleiterspeichereinrichtung nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass der Barrierebereich oder Isolationsbereich (30) des Dielektrikums (16) elektrisch isolierende Oxide, zum Beispiel Al₂O₃, oder dergleichen und/oder Oxide mit Perowskitstruktur oder dergleichen, zumindest aufweist.

23. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass der Barrierebereich oder Isolationsbereich (30) des Dielektrikums (16) aus Al₂O₃ ausgebildet ist und
dass das Dielektrikum aus PZT, Pb(Zr,Ti)O₃ oder dergleichen ausgebildet ist, insbesondere mit einer [111]-Struktur.

24. Halbleiterspeichereinrichtung nach Anspruch 23, dadurch gekennzeichnet,
dass als erste Elektrodeneinrichtung (14) eine Struktur als IrO₂ und Ir ausgebildet ist,
dass als Barrierebereich (12) eine Struktur aus TiN ausgebildet ist und
dass als Plugbereich (P) eine Struktur aus W oder Polysilizium ausgebildet ist.

25. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines Chain-FeRAM-Speichers oder dergleichen und/oder insbesondere nach einem der Ansprüche 1 bis 24,
bei welchem ein Halbleitersubstrat (20) oder dergleichen und/oder ein Passivierungsbereich (21) und/oder ein Oberflächenbereich (20a, 21a) davon mit einer CMOS-Struktur ausgebildet werden und
bei welchem im Bereich des Halbleitersubstrats (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) davon eine Kondensatoranordnung (2) einer Mehrzahl als Speicherelemente dienender Kondensatoreinrichtungen (10-1, . . ., 10-4) ausgebildet wird, dadurch gekennzeichnet,
dass die Kondensatoreinrichtung (10-1, . . ., 10-4) in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) davon jeweils sich zumindest teilweise und/oder lokal im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert wird; und
dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder einen Passivierungsbereich (21) und/oder einen Oberflächenbereich (20a, 21a) zumindest teilweise und/oder lokal davon im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung (10-1, . . ., 10-4) ausgebildet und/oder strukturiert wird.

26. Verfahren nach Ansprüch 25, dadurch gekennzeichnet,
dass eine erste und eine zweite Elektrodeneinrichtung (14, 18) sowie ein im Wesentlichen dazwischen vorgesehenes Dielektrikum (16) einer jeweiligen Kondensatoranordnung (10-1, . . ., 10-4) jeweils in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder den Passivierungsbereich (21) und/oder einen Oberflächenbereich (20a, 21a) davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert wird, und
dass dabei insbesondere die Abfolge von erster Elektrodeneinrichtung (14), Dielektrikum (16) und zweiter Elektrodeneinrichtung (18) der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4) in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder einen Passivierungsbereich (21) und/oder ein Oberflächenbereich (20a, 21a) davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet wird, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich (20a, 21a) des Halbleitersubstrats (20) und/oder eines Passivierungsbereichs (21) davon.

27. Verfahren nach einem der Ansprüche 25 oder 26, dadurch gekennzeichnet,
dass auf dem Halbleitersubstrat (20) oder dergleichen und/oder einen Passivierungsbereich (21) und/oder einen Oberflächenbereich (20a, 21a) davon zunächst eine Materialschicht (32) für einen Barriere- oder Isolationsbereich (30) für das Dielektrikum (16) aus mindestens einem im Wesentlichen elektrisch isolierenden Material abgeschieden wird,
wobei insbesondere im Wesentlichen ein 2D-Abscheidungsprozess und/oder ein Abscheiden in groß- und/oder ganzflächiger Art und Weise durchgeführt wird.

28. Verfahren nach Anspruch 27, dadurch gekennzeichnet,
dass die Materialschicht (32) für den Barriere- und/oder Isolationsbereich (30) für das Dielektrikum (16) in mehreren Schichten ausgebildet wird und/oder
dass die Materialschicht (32) für den Barriere- und/oder Isolationsbereich (30) für das Dielektrikum (16) in einem vom Halbleitersubstrat (20) im Wesentlichen abgewandten obersten Bereich (32a) und/oder einem Oberflächenbereich (32a) davon als Nukleationsschicht oder dergleichen für das danach aufzubringende Dielektrikum (16) ausgebildet wird.

29. Verfahren nach einem der Ansprüche 27 oder 28, dadurch gekennzeichnet, dass auf der Materialschicht (32) für den Barriere- und/oder Isolationsbereich (30) für das Dielektrikum (16) eine Materialschicht (24) für das Dielektrikum (16) abgeschieden wird, insbesondere durch ein 2D-Abscheiden und/oder insbesondere in groß- und/oder ganzflächiger Form.

30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass die Materialschicht (24) für das Dielektrikum (16) einem Temperprozess unterzogen wird, insbesondere unter erhöhter Temperatur und/oder insbesondere an einer definierten Prozessatomsphäre, welche vorzugsweise Sauerstoff oder dergleichen enthält.

31. Verfahren nach einem der Ansprüche 29 oder 30, dadurch gekennzeichnet, dass in definierten Bereichen oder an definierten Stellen (K) in der Materialschicht (24) für das Dielektrikum (16) und in der Materialschicht (32) für den Barriere- und/oder Isolationsbereich (30) für das Dielektrikum (16) Ausnehmungen (22) gebildet werden, insbesondere durch einen Ätzprozess oder dergleichen und insbesondere bis auf das Niveau des Halbleitersubstrats (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) davon.

32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass als definierte Bereiche und/oder als definierte Stellen (K) Bereiche vorgesehener Kontaktbereiche oder Plugbereiche (P) zur Kontaktierung der Kondensatoranordnung (2) mit der CMOS-Struktür des Halbleitersubstrats (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) davon gewählt werden.

33. Verfahren nach einem der Ansprüche 31 oder 32, dadurch gekennzeichnet, dass mindestens ein Materialbereich (26) für die Elektrodeneinrichtungen (14, 18) abgeschieden wird, insbesondere aus einem elektrisch leitfähigen Material, zum Beispiel einem Metall, Metalloxid und/oder dergleichen und/oder insbesondere in Form eines 2D-Abscheidungsverfahrens und/oder in groß- und/oder ganzflächiger Art und Weise, vorzugsweise über das Niveau des Dielektrikums (16) hinaus.

34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass, insbesondere zur Trennung nicht zu kontaktierender Elektrodeneinrichtungen (14, 16), der Materialbereich (26) für die Elektrodeneinrichtungen (14, 18) auf das Niveau des Dielektrikums (16) herunter abgetragen wird, insbesondere durch Polieren, vorzugsweise durch ein CMP-Verfahren, oder dergleichen.

35. Verfahren nach einem der Ansprüche 25 bis 34, dadurch gekennzeichnet, dass vor dem Aufbringen der Materialschicht (32) für den Barriere- und/oder Isolationsbereichs (30) für das Dielektrikum (16) an definierten Bereichen und/oder an definierten Stellen (K) von Kontakt- oder Plugbereichen (P) zur Verschaltung und/oder Kontaktierung der Kondensatoranordnung (2) mit der CMOS-Struktur im Halbleiterstruktur (20) oder dergleichen und/oder in einem Passivierungsbereich (21) und/oder einem Oberflächenbereich (20a, 21a) davon jeweils eine im Wesentlichen elektrisch leitfähige Barriereschicht (12) ausgebildet wird, insbesondere durch Ausbilden einer Ausnehmung im Kontakt- oder Plugbereich (P) und/oder durch nachfolgendes Abscheiden, insbesondere in mehrschichtiger Form, oder durch Füllen mit nachfolgendem Polieren.