DE10148794A1 - Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor - Google Patents

Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor

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Abstract

Bei einem MOS-Transistor (1, 1') wird eine Drainzone (2), eine Sourcezone (3) und eine Gateelektrode (5) ausgebildet. Durch zumindest zwei weitere Implantationsschritte werden Dotieratome des ersten Leitungstyps derart im Bereich der Drainzone (2) und der Sourcezone (3) implantiert, dass ein pn-Übergang zwischen der Drainzone (2) und einem Substratbereich (4) vertikal verschoben wird und ein Spannungsverhältnis des MOS-Transistors (1, 1') zwischen einer lateralen und einer vertikalen Durchbruchspannung einstellbar ist.

Description

  • Die Erfindung betrifft einen MOS-Transistor und ein Verfahren zum Herstellen eines MOS-Transistors.
  • Des Weiteren betrifft die Erfindung ein Verfahren zum Herstellen einer CMOS-Struktur mit einer ESD-Schutzvorrichtung und eine ESD-Schutzvorrichtung für Signaleingänge und - ausgänge mit Überspannungstoleranzen, insbesondere bei CMOS- Schaltungen, bei dem bzw. bei der ein ESD-Schutzelement als MOS-Transistor ausgeführt ist, der mit einem I/O-PAD der CMOS-Schaltung elektrisch verbunden ist.
  • Bedingt durch den Fortschritt in der Halbleitertechnologie steigt die Integrität von integrierten Schaltkreisen (IS) in zunehmendem Maße an und integrierte Schaltkreise erreichen Integrationsgrade von ULSI (Ultra Large Scale Integration) oder höher. Die Kapazität eines einzelnen Halbleiterchips steigt von mehreren 1.000 Bauteilen bis zu 100.000 Bauteilen oder gar bis zu Millionen von Bauteilen an. Betrachtet man beispielsweise ein DRAM (Dynamic Random Access Memory)- Bauelement, so wird aufgrund der zunehmenden Verkleinerung des Bauelements die Kapazität eines einzelnen Chips von früher 4 Megabit auf bis zu 256 Megabit oder noch mehr erhöht. Dies zeigt, dass Bauelemente in integrierten Schaltkreisen, wie beispielsweise Transistoren oder Kondensatoren, hinsichtlich ihrer Bauteilgröße und ihrer Kapazität an die entsprechenden Einsatzbereiche in denen diese Bauteile verwendet werden, angepasst werden müssen. Die enorm ansteigende Packungsdichte von integrierten Schaltkreisen ist daher mit einer Vielzahl von Herausforderungen an die Prozesse der Halbleitertechnologie verbunden. Dabei muss bei der Herstellung eines Bauelements mit verkleinerten Ausmaßen darauf geachtet werden, dass die Charakteristik und die Funktionsweise des gesamten integrierten Schaltkreises nicht beeinflusst wird. Die Anforderungen an hohe Packungsdichten, niedrige Wärmeerzeugung und niedrigen Energieverbrauch der Bauteile einerseits und einer hohen Zuverlässigkeit und einer langen Lebensdauer andererseits müssen bei der Herstellung des Bauelements berücksichtigt werden und dürfen bei der Herstellung des Bauelements zu keinem Qualitätsverlust der Funktionen des Bauelements führen. Dabei wird erwartet, dass diese Zielsetzungen durch eine simultane Entwicklung und Verbesserung in der Fotolithographie, dem Ätzen, dem Abscheiden, der Ionenimplantation und der thermischen Prozesse in der Halbleitertechnologie erreicht werden kann.
  • Einhergehend mit der Verkleinerung der Bauelemente ist auch eine Abnahme der Dicke des Gateoxidbereichs in den MOS- Bauteilen. Besonders Signaleingänge/-ausgänge der Halbleiterbauelemente, die mit externen Schaltkreisen oder Bauelementen verbunden sind, sind durch diese Abnahme des Gateoxidbereichs bezogen auf die Durchbruchspannung wesentlich anfälliger für Beschädigungen aufgrund von hohen Spannungen wie sie beispielsweise bei elektrostatischen Entladungen (ESD; Electrostatic Discharge) auftreten können. Ein Durchbruch im Gateoxidbereich oder eine Beschädigung aufgrund übermäßiger Erwärmung des Bauelements wird aufgrund eines Hochspannungsgradienten, der bei einem ESD-Ereignis auftritt, erzeugt. Der Hochspannungsgradient verursacht dabei eine Elektroneninjektion im Gateoxidbereich und eine Ladungsträgerbeschleunigung im Kanalbereich. Dadurch wird die Charakteristik und der Betrieb des Bauelements wesentlich beeinflusst. Ströme von einigen Ampere, die während eines ESD-Ereignisses auftreten können und an Pin-Anschlüssen eines integrierten Schaltkreises anliegen, können zu einer dauerhaften Schädigung oder Zerstörung des Bauelements führen. Um die Signaleingänge/- ausgänge der CMOS-Bauelemente vor einer Schädigung durch ein derartiges ESD-Ereignis zu schützen, muss bei solchen CMOS- Schaltungen im Signaleingangs/-ausgangs-(I/O)-Bereich eine höhere Spannungsfestigkeit als in deren Kernbereich garantiert werden. Da der Gateoxidbereich von MOS-Transistoren durch höhere Spannungen als die Nennspannung beschädigt wird, wirkt in aller Regel zumeist die Spannung limitierend, die maximal über dem Gateoxidbereich der eingesetzten MOS- Transistoren unter Berücksichtigung der hierfür spezifizierten Lebensdauer auftreten darf.
  • Bisher beschriebene Lösungsansätze für das obige Problem einer höheren Spannungsfestigkeit im I/O-Bereich von CMOS- Schaltungen verwenden eine Serienschaltung von NMOS- Transistoren (W. Anderson, D. Krakauer: EOS/ESD Symp. Proc., 1998, S. 54-62), welche als ESD-Schutzelemente ausgebildet sind. Eine derartige Serienschaltung verringert aber oftmals die ESD-Performance hinsichtlich der ESD-Festigkeit des entsprechenden ESD-Schutzelements und der Spannungsbegrenzung im Hochstrombereich, so dass eine reduzierte Schutzwirkung vorliegt.
  • Bei einer weiteren ESD-Schutzanordnung (DE 199 44 488 A1) wird ein NMOS-Transistor mit hoher Schwellenspannung, die etwa 2 V betragen kann, als zentrales ESD-Schutzelement verwendet. Das Gate dieses NMOS-Transistors ist mit einer erhöhten Spannung von beispielsweise 1 V beaufschlagt. Dabei tritt noch kein relevanter Leckstrom auf. Durch diese Vorspannung am Gate verringert sich aber entsprechend der Spannungsabfall über den Gateoxidbereich zur Drainseite des NMOS-Transistors. Die Erhöhung der Schwellenspannung des NMOS-Transistors lässt sich dabei durch eine geeignete Dotierung seiner schwach dotierten LDD-Gebiete erreichen, in denen beispielsweise die n+-leitende Sourcezone und die n+-leitende Drainzone in ihrem jeweiligen, an den Kanal angrenzenden Bereich unterhalb der Gate-Elektrode mit einer pldd-Implantation anstelle einer nldd-Implantation versehen werden.
  • Bei allen bekannten Schutzvorrichtungen wird das standardmäßig in I/O-Pads integrierte ESD-Schutzelement so gewählt, dass im Fall eines ESD-Ereignisses die angesammelte überschüssige Ladung, wobei der resultierende Entladestrom einige Ampere betragen kann und die typische Dauer einer Entladung etwa zwischen 100 und 200 ns beträgt, niederohmig an eine der Versorgungsleitungen abgeleitet wird. Dadurch wird sichergestellt, dass der verbleibende Schaltungsteil zusammen mit dem Kernbereich gegenüber elektrischen Überspannungen und thermischer Überlast bewahrt wird. Die einzelnen Elemente einer ESD-Schutzvorrichtung sind dabei so abgestimmt, dass sie der CMOS-Schaltung eine geforderte ESD-Festigkeit verleihen ohne dabei Gefahr zu laufen, auch selbst zerstört zu werden. Aufgrund seiner elektrischen Eigenschaften gehört der MOS- Transistor zu den wichtigsten ESD-Schutzelementen bei den bekannten Vorrichtungen. Unter Hochstrombedingungen wird bei diesem Element ein parasitärer Bipolar-Transistor aktiviert, der eine an seinen äußeren Knoten anliegende Spannung auf einen für den restlichen Schaltungsteil unkritischen Wert klemmt. Innerhalb des Bauelements bedeutet die Aktivierung des parasitären Bipolar-Transistors den elektrischen Durchbruch der Drainzone in einen Substratbereich im Übergangsbereich unterhalb der Gate-Elektrode. Dieser Durchbruch wird als lateraler Durchbruch bezeichnet. In den bekannten ESD- Schutzvorrichtungen werden lediglich Verbesserungen hinsichtlich dieses lateralen Durchbruchs durchgeführt.
  • Die Kombination aus elektrischer Feldstärke und Stromdichte beim lateralen Durchbruch führt dann in diesem Bereich des Durchbruchs zu großer Energiedissipation und Kristallerwärmung. Gleichzeitig aber kommt es aufgrund des Stromflusses im Bereich der Drainzone entlang dieser Drainzone zu einem Spannungsabfall, der so groß werden kann, dass der MOS-Transistor auch im Übergangsbereich zwischen der Drainzone und dem Substrat außerhalb der Gatezone durchbricht. Dieser Durchbruch wird als vertikaler Durchbruch bezeichnet.
  • Aufgabe der Erfindung ist es, einen MOS-Transistor und ein Verfahren zum Herstellen eines MOS-Transitors zu schaffen, der bzw. mit dem eine hohe Funktionsfestigkeit im Hochstrombetrieb erreicht wird. Ferner zielt die Erfindung darauf ab, ein Verfahren zum Herstellen der CMOS-Struktur mit einer ESD- Schutzvorrichtung und eine ESD-Schutzvorrichtung für Signaleingänge und -ausgänge mit Überspannungstoleranzen, insbesondere bei CMOS-Schaltungen, zu schaffen, mit der beziehungsweise mit dem ein verbesserter Schutz gegen Beschädigung oder Zerstörung aufgrund eines ESD-Ereignisses erreicht werden kann.
  • Bei einem Verfahren zum Herstellen eines MOS-Transistors wird eine Drainzone und eine Sourcezone eines ersten Leitungstyps in einem Substratbereich eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps ausgebildet. Oberhalb eines Kanalbereichs zwischen der Drainzone und der Sourcezone wird eine Gatelektrode mit einem Gateoxidbereich erzeugt.
  • Erfindungsgemäß werden nach dem Ausbilden des hochdotierten Bereichs der Drainzone und des hochdotierten Bereichs der Sourcezone Dotieratome des ersten Leitungstyps derart in den Bereich der Drainzone und der Sourcezone implantiert, dass eine örtliche Lage des pn-Übergangs zwischen der Drainzone und dem Substrat vertikal verschoben wird.
  • Dadurch kann die Funktionsfestigkeit des MOS-Transistors im Hochstrombetrieb verbessert werden.
  • In einem vorteilhaften Ausführungsbeispiel wird das Implantieren in zumindest zwei Implantationsschritten durchgeführt.
  • Das Implantieren kann im Anschluss an das Ausbilden von LDD- Bereichen durchgeführt werden. Es kann vorgesehen sein, in einem Implantationsschritt die Dotieratome oberflächennah mit einer hohen Dotierkonzentration zu implantieren. In einem weiteren Implantationsschritt kann das Implantieren derart durchgeführt werden, dass in der Drainzone und der Sourcezone jeweils ein retrogrades Dotierprofil mit einer im Vergleich zum ersten Implantationsschritt geringeren Konzentration der Dotieratome und einer größeren Tiefe ausgebildet wird. Vorteilhaft ist es, dass die örtliche Lage des pn-Übergangs zwischen der Drainzone und dem Substratbereich derart verschoben wird, dass ein Spannungsverhältnis zwischen einem Wert einer lateralen Durchbruchspannung und einem Wert einer vertikalen Durchbruchspannung verkleinert wird. Die Dotierprofile werden abhängig von Energien und/oder Dosis der implantierten Dotieratome und/oder der Art der Dotieratome ausgebildet.
  • Dadurch kann erreicht werden, dass die Lage des pn-Übergangs relativ genau einstellbar ist.
  • Indem die zumindest beiden Implantationsschritte mit einer Maske durchgeführt werden, ist zum einen der Aufwand zur Herstellung des MOS-Transistors reduziert. Zum anderen sind die Prozessschritte relativ zum Gate des MOS-Transistors selbstjustiert. Ein weiterer Vorteil liegt darin, dass durch die beiden Implantationsschritte keine Beeinflussung oder Veränderung der elektrischen Eigenschaften anderer Bauelemente auf einem Chip erfolgt.
  • Indem sowohl die laterale Durchbruchspannung wie auch die vertikale Durchbruchspannung verändert werden, kann eine genauere und feinere Einstellung der bezüglich der im Hochstromfall an den MOS-Transistor gestellten Anforderungen erreicht werden.
  • Bei einem Verfahren zum Herstellen einer ESD-Schutzvorrichtung wird ein ESD-Schutzelement entsprechend dem erfindungsgemäßen MOS-Transistor ausgebildet und die Drainzone beispielsweise mit einem I/O-Pad verbunden. Ein erster Bereich des zweiten Leitungstyps wird in das Substrat prozessiert und mit einem Masseanschluss elektrisch verbunden. Es kann auch vorgesehen sein, dass die Drainzone an einer Versorgungsspannung UDD anliegt, das Gate an Masse anliegt und der Sourcebereich mit dem I/O-Pad elektrisch verbunden oder mit Masse verbunden wird.
  • Dadurch kann erreicht werden, dass die thermische Belastung der ESD-Schutzvorrichtung reduziert wird. Somit wird eine höhere ESD-Festigkeit erreicht und die Wahrscheinlichkeit einer Zerstörung oder einer Beschädigung einer Schaltung, insbesondere einer CMOS-Schaltung aufgrund eines ESD-Ereignisses wird vermindert.
  • Ein weitere Aspekt der Erfindung betrifft einen MOS- Transistor der eine Drainzone und eine Sourcezone eines ersten Leitungstyps und eine Gatelektrode mit einem Gateoxidbereich, die im Kanalbereich zwischen Drain- und Sourcezone angeordnet ist, aufweist.
  • Erfindungsgemäß ist das Spannungsverhältnis des Transistors zwischen einem Wert einer lateralen Durchbruchspannung und einem Wert einer vertikalen Durchbruchspannung einstellbar.
  • Dadurch kann eine verbesserte Funktionsfestigkeit im Hochstrombetrieb mit einer relativ einfachen Struktur des MOS- Transistors erreicht werden.
  • Vorteilhafterweise ist das Spannungsverhältnis durch den Verlauf der Dotierstoffkonzentration einstellbar.
  • Bei einem bevorzugten Ausführungsbeispiel ist der Verlauf der Dotierstoffkonzentration derart eingestellt, dass der MOS- Transistor eine erste hochdotierte Zone des ersten Leitungstyps, die zwischen dem Gateoxidbereich und einem ersten LDD- Bereich angeordnet ist und eine zweite hochdotierte Zone des ersten Leitungstyps, die zwischen dem Gateoxidbereich und einem zweiten LDD-Bereich angeordnet ist, aufweist. Eine dritte Zone des ersten Leitungstyps ist zwischen der Sourcezone und dem Substratbereich wannenförmig um die Sourcezone angeordnet. Eine vierte Zone des ersten Leitungstyps ist zwischen der Drainzone und dem Substratbereich wannenförmig um die Drainzone angeordnet. Die hohe Dotierung der ersten und der zweiten Zone ist relativ im Vergleich zu den LDD-Bereichen.
  • Des Weiteren weist eine Schaltung, insbesondere eine CMOS- Schaltung eine ESD-Schutzvorrichtung für Signaleingänge und - ausgänge mit Überspannungstoleranzen auf. Die ESD- Schutzvorrichtung weist dabei einen erfindungsgemäßen MOS- Transistor auf, der als ein ESD-Schutzelement ausgebildet ist. Dieser MOS-Transistor ist beispielweise mit einem I/O- Pad der Schaltung elektrisch verbunden.
  • Dadurch kann erreicht werden, dass die thermische Belastung der Schaltung reduziert wird. Somit weist die Schaltung eine höhere ESD-Festigkeit auf und die Wahrscheinlichkeit die Schaltung aufgrund eines ESD-Ereignisses zu zerstören oder zu beschädigen wird vermindert.
  • Weitere Vorteile des erfindungsgemäßen MOS-Transistors und der erfindungsgemäßen ESD-Schutzvorrichtung sowie des Verfahrens sind darin zu sehen, dass die MOS-Transistorstruktur und auch die ESD-Schutzvorrichtung keine Vergrößerung der zur Auslegung des als ESD-Schutzelement ausgeführten Transistors benötigten Fläche notwendig macht.
  • Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:
  • Fig. 1 einen Schnitt durch einen aus dem Stand der Technik bekannten Transistor mit LDD-Bereichen,
  • Fig. 2 einen Schnitt durch einen MOS-Transistors mit aktiviertem Bipolartransistor und Bereichen eines lateralen und eines vertikalen Durchbruchs,
  • Fig. 3 einen Schnitt durch ein Ausführungsbeispiel einer erfindungsgemäßen ESD-Schutzvorrichtung mit einem als ESD-Schutzelement ausgeführten NMOS-Transistor, und
  • Fig. 4 einen Dotierprofilverlauf aufgetragen über der Tiefe bei einem vertikalen Schnitt durch eine Drainzone.
  • Eine bekannte Struktur eines MOS-Transistors 1 (Fig. 1) weist eine Drainzone 2 und eine Sourcezone 3 eines ersten Leitungstyps in einem Substrat 4 eines zweiten Leitungstyps auf. Des Weiteren weist der MOS-Transistor 1 eine Gate- Elektrode 5 und einen Gateoxidbereich 6 auf, der zwischen der Drainzone 2 und der Sourcezone 3 angeordnet ist. Im Substratbereich 4 und unterhalb des Gateoxidbereichs 6 weist der MOS- Transistor 1 einen ersten LDD (Lightly Doped Drain)-Bereich 7 und einen zweiten LDD-Bereich 8 auf. Diese beiden LDD- Bereiche 7 und 8 weisen den gleichen Leitungstyp wie die Drainzone 2 und die Sourcezone 3 auf. Degradationseffekte, die aufgrund eines abrupten Übergangs zwischen der Drainzone 2 und dem Substrat 4 auftreten werden aufgrund dieser LDD- Bereiche 7 und 8 abgeschwächt. Ein Degradationseffekt ist der "hot electron degradation"-Effekt. Dabei degradieren Gateoxide im Gateoxidbereich 6 unter dem Einfluss von Elektronen, die in das Oxid injiziert werden oder durchs Oxid tunneln. Daher tritt bei einem Betrieb eines MOS-Transistors an einem Drain-seitigen Kanalrand eine Feldstärkespitze auf, die Kanalelektronen bis nahe an ihre Grenzgeschwindigkeit beschleunigen kann. Diese "heißen Elektronen" können die Potentialbarriere an der Grenzfläche zwischen Gateoxidbereich 6 und Substrat 4 überwinden.
  • Beim n-Kanal-MOS (NMOS)-Transistor äußern sich diese "hot electron degradation"-Effekte vor allem in einer Degradation des Drainstroms, weil sowohl die Anzahl als auch die Beweglichkeit der Kanalelektronen durch die oben beschriebenen Effekte reduziert werden. Als wirksame Gegenmaßnahme wird dabei allgemein die LDD-Dotierung angewandt. Der dabei erreichte sanftere Übergang der Draindotierung bewirkt ein Absenken der Feldstärkespitze, die die heißen Elektronen auslöst. Wesentlich für die Wirksamkeit der LDD-Dotierung ist ein sicherer Überlapp der Gate-Elektrode 5 über die LDD-Bereiche 7 und 8.
  • Beim p-Kanal-MOS-(PMOS)-Transistor induzieren negative feste Grenzflächenladungen am Drain-seitigen Kanalrand eine Löcherinversionsschicht an der Oberfläche des Substrats 4. Diese Inversionsschicht bedeutet eine Verkürzung der Kanallänge. Die damit verbundene Erniedrigung der Einsatzspannung führt zu erhöhten Drainströmen. Der p-Kanal-Transistor sperrt somit unter Umständen bei 0 V nicht mehr ausreichend. Durch die LDD-Bereiche 7 und 8 kann dies verhindert werden.
  • Allerdings führt dieses Ausbilden der schwach dotierten LDD- Bereiche 7 und 8 bei einem Transistor, der mit nicht dargestellten Signaleingängen und -ausgängen, einem sogenannten I/O-Pad, elektrisch verbunden ist, dazu, dass die Funktionsfestigkeit im Hochstromfall des Transistors reduziert wird. Somit ist die Gefahr eines Beschädigens oder Zerstörens eines Bauelements oder einer gesamten Schaltungsanordnung, beispielsweise einer CMOS-Schaltung, relativ groß.
  • In Fig. 2 ist ein aus dem Stand der Technik bekannter MOS- Transistor 1 im Falle eines Hochstromereignisses dargestellt. Funktionsgleiche Elemente wurden mit gleichen Bezugszeichen aus der Fig. 1 übernommen. Die Drainzone weist einen Kontaktbereich 2' und die Sourcezone einen Kontaktbereich 3' auf.
  • Wird aufgrund eines Hochstromereignisses eine hohe Spannung zwischen dem Masseanschluss VSS und dem Anschluss an der Drainzone 2 erzeugt, so bricht der MOS-Transistor 1 in der Zone Z1 zwischen der Drainzone 2 und dem Substratbereich 4 durch. Dieser Durchbruch wird als lateraler Durchbruch des Transistors 1 bezeichnet. Im Falle des lateralen Durchbruchs funktionieren die Drainzone 2, die Sourcezone 3 und das Substrat 4 als Bipolar-Transistor 9. Die Basis des Bipolartransistors 9 liegt im Substrat 4, der Kollektor an der Drainzone 2 und der Emitter an der Sourcezone 3 an. Die Basis des Bipolartransistor 9 ist über einen Widerstand R an eine Anschlusszone 10 im Substrat 4 an den Masseanschluss VSS angelegt. Die beim lateralen Durchbruch erzeugte Hochspannung zwischen dem Kollektor und dem Emitter wird dadurch auf einen für den Rest der Schaltung unkritischen Spannungswert geklemmt. Beim lateralen Durchbruch werden Elektronen in den Kollektorbereich beziehungsweise die Drainzone 2 getrieben. Die in die Basis beziehungsweise in das Substrat injizierten Löcher verursachen ein Erhöhen der Spannung im Substrat 4 und damit ein positives Vorspannen des Emitterübergangs und somit ein Anschalten des Bipolartransistors 9. Als Folge davon wird eine Elektroneninjektion vom Emitter beziehungsweise der Sourcezone 3 in das Substrat 4 erhöht, wobei diejenigen Elektronen, die den Kollektor-Basisübergang erreichen, neue Elektronen-Lochpaare erzeugen und dadurch den Stromfluss weiter erhöhen. Aufgrund dieses Effekts wird der Stromfluss zwischen dem Emitter und dem Kollektor ständig erhöht. Durch den hohen Stromfluss im Bereich des Kollektors beziehungsweise der Drainzone 2 entlang der Weite der Drainzone 2 fällt eine Spannung ab, die so groß ist, dass der Transistor 1 auch vertikal unterhalb des Kontaktanschlusses 2' durchbricht. Als vertikaler Durchbruch des Transistors 1 wird der Durchbruch zwischen der Drainzone 2 und dem Substrat 4 in der Zone Z2 bezeichnet. Dabei legt einerseits ein Zonenwiderstand einer Ladungsträgerdiffusion in der Drainzone 2 den Spannungsabfall über die Ladungsträgerdiffusion fest, andererseits bestimmt die lokal vorliegende laterale Durchbruchspannung, bei welcher Stromdichte in der Drainzone 2 der vertikale Durchbruch eintritt.
  • Da der Wert der lateralen Durchbruchspannung nahezu gleich dem Wert der vertikalen Durchbruchspannung ist, tritt ein Durchbruch an den Zonen Z1 und Z2 bei nahezu den gleichen Spannungen auf. Indem einerseits durch den lateralen Durchbruch und dem damit einhergehenden Aktivieren des Bipolartransistors 9 ein Beschädigen oder Zerstören des Bauelements verhindert wird, tritt andererseits aufgrund des nahezu gleichzeitigen vertikalen Durchbruchs im Bereich der Zone Z2 eine Beschädigung oder Zerstörung des Bauelements auf. Das Verhältnis von lateraler zu vertikaler Durchbruchspannung ist im MOS-Transistor 1 in Fig. 2 nahezu festgelegt und kann nicht verändert werden. Daher weist der MOS-Transistor 1 eine relativ niedrige Festigkeit bezüglich auftretender Hochstromereignisse auf.
  • Ein erfindungsgemäßer MOS-Transistor ist in Fig. 3 in einer ESD-Schutzvorrichtung als ESD-Schutzelement ausgebildet. Der Transistor ist dabei als ggNMOS-(grounded gate NMOS)- Transistor 1' ausgeführt. Die Gateelektrode 5 ist an den Masseanschluss VSS gelegt und der Kontaktanschluss 2' der Drainzone 2 ist an ein I/O-Pad geführt. Die Weite der Drainzone 2 ist wie auch in den Fig. 1 und 2 größer als die Weite der Sourcezone 3 ausgebildet. Die Drainzone 2 und die Sourcezone 3 sind ebenso wie die LDD-Bereiche 7 und 8 n-leitend und das Substrat 4 und der Anschlussbereich 10 sind p-leitend ausgeführt. Der NMOS-Transistor 1' weist eine erste hochdotierte n-Zone 11 zwischen dem Gateoxidbereich 6 und dem LDD-Bereich 8 auf. Eine zweite hochdotierte n-Zone 12 ist zwischen dem Gateoxidbereich 6 und dem zweiten LDD-Bereich 7 angeordnet. Eine dritte Zone 13 ist zwischen der Sourcezone 3 und dem Substratbereich 4 angeordnet und umgibt die Sourcezone 3 wannenförmig. Eine vierte Zone 14 ist zwischen der Drainzone 2 und dem Substratbereich 4 angeordnet und umgibt die Drainzone 2 wannenförmig. Sowohl die dritte als auch die vierte Zone sind dabei n-leitend ausgeführt.
  • Die vier Zonen 11, 12, 13, 14 werden nach dem Ausbilden der hochdotierten n+-Drainzone 2, der n+-Sourcezone 3, die beispielweise Dotierkonzentrationen in der Größenordnung von 1021 aufweisen, und den schwach n-dotierte LDD-Bereichen 7 und 8 erzeugt. In einem ersten Implantationsschritt werden die erste Zone 11 und die zweite Zone 12 ausgebildet, indem im Ausführungsbeispiel Dotieratome des n-Leitungstyps mit hoher Dotierkonzentration oberflächennah implantiert werden. Die Zone 11 und die Zone 12 werden mit einer relativ geringen Tiefe im Vergleich zu den LDD-Bereichen 7 und 8 ausgebildet. In einem zweiten Implantationsschritt werden die dritte Zone 13 und die vierte Zone 14 ausgebildet. Im zweiten Implantationsschritt werden im Ausführungsbeispiel Dotieratome des n- Leitungstyps so implantiert, dass in der Drainzone 2 und der Sourcezone 3 jeweils ein retrogrades Dotierprofil, mit einer geringeren Konzentration der Dotieratome und einer größeren vertikalen Tiefe im Vergleich zu den im ersten Implantationsschritt erzeugten Dotierprofile ausgebildet wird. Die erste und die zweite Zone 11, 12 weisen beispielsweise Dotierkonzentrationen in der Größenordnung von etwa 1020 auf. Die dritte und die vierte Zone 13, 14 weisen beispielsweise Dotierkonzentrationen in der Größenordnung von etwa 1019 auf.
  • Das Ausbilden der Zonen 11, 12, 13 und 14 kann auch durch mehr als zwei Implantationsschritte durchgeführt werden. Die Dotierprofile der vier Zonen 11, 12, 13, 14 werden abhängig von der Energie und/oder der Dosis der implantierten Dotieratome so ausgebildet, dass ein pn-Übergang zwischen der Drainzone 2 und dem Substratbereich 4 in Richtung zur Oberfläche der Drainzone 2 hin verschoben wird. Das Spannungsverhältnis zwischen lateraler Durchbruchspannung und vertikaler Durchbruchspannung wird abhängig von den ausgebildeten Dotierprofilen verkleinert. Der Wert der lateralen Durchbruchspannung wird dabei verkleinert und der Wert der vertikalen Durchbruchspannung vergrößert. Sowohl für den ersten als auch für den zweiten Implantationsschritt werden Phosphoratome als Dotieratome implantiert. Die Dotierprofile können auch durch die Art der Dotieratome verändert werden. Es kann daher auch vorgesehen sein, für eine n-leitende Dotierung im ersten Schritt Arsenatome und im zweiten Implantationsschritt Phosphoratome oder umgekehrt zu implantieren.
  • In Fig. 4 ist schematisch ein Verlauf der Dotierprofile aufgezeichnet. In dem Diagramm ist die vertikale Durchbruchspannung über der Tiefe bei einem vertikalen Schnitt durch die Drainzone 2 aufgetragen. Der Nullpunkt der Tiefe ist an die Oberfläche der Drainzone 2 gelegt. Die Kurve I zeigt dabei den Dotierprofilverlauf der n-leitenden Dotieratome die durch den ersten und den zweiten Implantationsschritt implantiert werden. Die Kurve II zeigt den Dotierprofilverlauf der pleitenden Dotieratome, beispielsweise Boratome, des Substrats. Am Schnittpunkt der Kurven I und II ist der pn- Übergang an einer Tiefe T1. Als pn-Übergang wird der Ort verstanden, an dem die Summe der Dotierkonzentrationen der nleitenden und der p-leitenden einen Vorzeichenwechsel durchläuft. Dieser Schnittpunkt der Kurven I und II entspricht einem ersten vertikalen Durchbruchspannungswert W1. Indem der Kurvenverlauf II konstant gehalten wird und durch die Implantationsschritte der Profilverlauf der n-leitenden Dotieratome gemäß Kurve III verschoben wird, stellt sich ein neuer Schnittpunkt zwischen der Kurve II und der Kurve III ein. Dies bedeutet, dass der pn-Übergang auf die Tiefe T2 verschoben wird. Daraus resultiert ein neuer vertikaler Durchbruchspannungswert W2. Im Diagramm ist lediglich die Änderung des vertikalen Durchbruchsspannungswerts aufgetragen. Eine Änderung des lateralen Durchbruchsspannungswerts ist mit der Änderung des vertikalen Durchbruchspannungswertes einhergehend.
  • Wesentlich für die Erfindung ist es, dass der Schnittpunkt zwischen dem n-leitenden und dem p-leitenden Dotierprofilverlauf durch Ändern des n-leitenden Dotierprofilverlaufs so eingestellt wird, dass der vertikale Durchbruchspannungswert verändert wird, und insbesondere das Spannungsverhältnis zwischen dem lateralen Durchbruchspannungswert zum vertikalen Durchbruchsspannungswert verkleinert wird. In der Fig. 4 ist ein Profilverlauf in einem NMOS-Transistor dargestellt. Ebenso kann dies auch für einen PMOS-Transistor dargestellt werden.
  • Sowohl die Tiefen als auch die Weiten der vier Zonen 11, 12, 13, 14 (Fig. 3) können dabei abhängig von den Anforderungen, die an den MOS-Transistor 1' gestellt werden, variabel ausgebildet werden, um im jeweils geforderten Anwendungsfall einen entsprechenden Schutz gegen Hochstrombedingungen zu ermöglichen. Die Dotieratome können dabei mit hoher, mittlerer oder niedriger Energie und hoher, mittlerer oder niedriger Dosis implantiert werden.
  • Im Ausführungsbeispiel sind vier Zonen 11, 12, 13 gemäß der Darstellung in Fig. 3 angeordnet. Wie und welche Anzahl an derartigen Zonen im Bereich der Drain- und der Sourcezone angeordnet sind ist für die Erfindung unwesentlich. Es kann auch vorgesehen sein, beispielsweise die Zonen 11 und 12 nicht oberflächennah oder die Zonen 13 und 14 nicht wannenförmig auszubilden. Wesentlich ist jedoch, dass die Zonen derart ausgebildet sind, dass ein erwünschtes Spannungsverhältnis zwischen der lateralen und der vertikalen Durchbruchspannung des Transistors einstellbar ist.
  • Im Ausführungsbeispiel werden die Dotierprofile so ausgeführt, dass der Wert der lateralen Durchbruchsspannung gesenkt wird und gleichzeitig der Wert der vertikalen Durchbruchspannung erhöht wird. Ein Verkleinern des Spannungsverhältnisses von lateraler zu vertikaler Durchbruchspannung kann aber auch anderweitig erreicht werden. Durch die im Ausführungsbeispiel gewählte Veränderung des Spannungsverhältnisses wird im Falle eines ESD-Ereignisses der laterale Durchbruch bei einer niedrigeren Durchbruchspannung, die unterhalb der Durchbruchspannung des Gateoxidbereichs 6 liegt, erzielt. Dies bedeutet, der parasitäre Bipolar-Transistor 9 wird bereits bei einer niedrigeren lateralen Durchbruchspannung aktiviert. Gleichzeitig wird auch erreicht, dass die Wahrscheinlichkeit des vertikalen Durchbruchs durch Erhöhen des Wertes der vertikalen Durchbruchspannung vermindert wird. Durch das variable Ausbilden der Dotierprofile kann somit das Verhältnis der lateralen zur vertikalen Durchbruchspannung variiert werden und somit eine für die CMOS-Schaltung notwendige ESD-Festigkeit im Hinblick auf geforderte Einsatzbedingungen der CMOS-Schaltung erreicht werden. Die thermische Belastung der CMOS-Schaltung kann dabei durch das Verändern des Verhältnisses der lateralen zur vertikalen Durchbruchspannung reduziert werden.
  • Das Spannungsverhältnis kann aber auch derart eingestellt werden, dass es vergrößert wird, das heißt, der Wert der lateralen Durchbruchspannung erhöht und der Wert der vertikalen Durchbruchspannung gesenkt wird. Dies kann bei MOS- Transistoren erwünscht sein, die nicht als ESD-Schutzelemente eingesetzt werden.
  • Das Durchführen der Implantationsschritte wird als Input/Output-LDD (I/O-LDD) bezeichnet und als spezieller Dotierungsprozess für denjenigen, als ESD-Schutzelement ausgeführten Transistors 1, 1' durchgeführt, der mit Signaleingängen und -ausgängen elektrisch verbunden ist. Dadurch wird im Ausführungsbeispiel ein Abschwächen eines abrupten Dotierprofilübergangs zwischen der Drainzone 2, der Sourcezone 3 und dem Substrat 4 durch die ausgebildeten LDD-Bereiche 7 und 8 reduziert und wieder in Richtung eines abrupteren Dotierprofilübergangs ausgeführt. Besonders im Bereich nahe des Gateoxidbereichs 6 wird daher ein relativ abrupter Dotierprofilübergang erzeugt und dadurch die Wahrscheinlichkeit eines Durchbruchs vermindert.
  • Das Ausbilden von n-leitenden Bereichen ist nicht auf die Dotieratome Phosphor und/oder Arsen beschränkt sondern kann auch durch Implantieren anderer n-leitender Dotierstoffe erzeugt werden. Ebenso ist das Ausbilden von p-leitenden Bereichen nicht auf die Dotieratome Bor beschränkt.
  • Der MOS-Transistor und die ESD-Schutzvorrichtung sowie das Verfahren zum Herstellen des MOS-Transistors und der CMOS- Struktur kann sowohl für NMOS- als auch für PMOS-Transistoren verwendet werden. Sowohl die Schutzvorrichtung als auch das Verfahren können weiterhin für andere Bauelemente, beispielsweise Thyristoren, die auf Basis von NMOS- oder PMOS- Transistoren eingesetzt werden, verwendet werden. Des Weiteren kann das Verfahren auch in BiCMOS-(Bipolar complementary metal oxyd semiconductor)-Technologien mit unterlegten n- Bitleitungen verwendet werden.

Claims (17)

1. Verfahren zum Herstellen eines MOS-Transistors (1, 1'), das folgende Schritte aufweist:
- Ausbilden einer Sourcezone (3) und einer Drainzone (2) eines ersten Leitungstyps in einem Substratbereich (4) eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps,
- Bilden eines Gateoxidbereichs (6) und einer Gatelektrode (5) oberhalb eines Kanalbereichs zwischen einer Drainzone (2) und der Sourcezone (3),
dadurch gekennzeichnet, dass nach dem Ausbilden des hochdotierten Bereichs der Drainzone (2) und des hochdotierten Bereichs der Sourcezone (3), Dotieratome des ersten Leitungstyps in die Drainzone (2) und die Sourcezone (3) derart implantiert werden, dass eine örtliche Lage eines pn-Übergangs zwischen der Drainzone (2) und dem Substrat (4), vertikal verschoben wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Implantieren in zumindest zwei Implantationsschritten durchgeführt wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das Implantieren nach dem Ausbilden von LDD-Bereichen (7, 8) durchgeführt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche 2 oder 3, dadurch gekennzeichnet, dass die örtliche Lage des pn-Übergangs durch den Verlauf der Dotierstoffkonzentration eingestellt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die örtliche Lage zwischen der Drainzone (2) und dem Substratbereich (4) derart verschoben wird, dass ein Spannungsverhältnis zwischen einem Wert einer lateralen Durchbruchspannung zu einem Wert einer vertikalen Durchbruchspannnung, wobei die beiden Durchbruchspannungen an zwei verschiedenen Bereichen zwischen der Drainzone (2) und dem Substratbereich (4) auftreten, verändert wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Spannungsverhältnis zwischen einem Wert einer lateralen Durchbruchspannung zu einem Wert einer vertikalen Durchbruchspannnung verkleinert wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Implantatieren mit verschiedenartigen oder gleichartigen Atomen des ersten Leitungstyps durchgeführt wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierprofile abhängig von Energie und/oder Dosis der implantierten Dotieratome ausgebildet werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Leitungstyp n-leitend und der zweite Leitungstyp p-leitend prozessiert wird.
10. Verfahren zum Herstellen einer ESD-Schutzvorrichtung, insbesondere eine CMOS-Struktur, bei dem ein ESD-Schutzelement als MOS-Transistor (1, 1') nach einem der Ansprüche 1 bis 9 ausgebildet wird
11. MOS-Transistor (1, 1') mit
einer Drainzone (2) eines ersten Leitungstyps,
einer Sourcezone (3) des ersten Leitungstyps,
einer Gatelektrode (5) mit einem Gateoxidbereich (6), die über einem Kanalbereich zwischen der Drain- (2) und der Sourcezone (3) angeordnet ist,
dadurch gekennzeichnet,
dass ein Spannungsverhältnis des Transistors zwischen einem Wert einer lateralen Durchbruchspannung und einem Wert einer vertikalen Durchbruchspannung einstellbar ist.
12. MOS-Transistor (1, 1') nach Anspruch 11, dadurch gekennzeichnet, dass das Spannungsverhältnis vom Verlauf der Dotierstoffkonzentration in der Drainzone (2) und der Sourcezone (3) abhängig ist.
13. MOS-Transistor (1, 1') nach Anspruch 12, dadurch gekennzeichnet,
dass der Verlauf der Dotierstoffkonzentration derart einstellbar ist,
dass eine erste hochdotierte Zone (11) des ersten Leitungstyps zwischen dem Gateoxidbereich (6) und einem ersten LDD-Bereich (7) angeordnet ist und eine zweite hochdotierte Zone (12) des ersten Leitungstyps zwischen dem Gateoxidbereich (6) und einem zweiten LDD-Bereich (8) angeordnet ist, und
eine dritte Zone (13) des ersten Leitungstyps zwischen der Sourcezone (3) und dem Substratbereich (4) wannenförmig um die Sourcezone (3) angeordnet ist und eine vierte Zone (14) des ersten Leitungstyps zwischen der Drainzone (2) und dem Substratbereich (4) wannenförmig um die Drainzone (2) angeordnet ist.
14. MOS-Transistor (1, 1') nach Anspruch 13, dadurch gekennzeichnet, dass die Dicken der vier Zonen (11, 12, 13, 14) von der Energie und/oder der Dosis von implantierten Dotieratomen und/oder der Art der Dotieratome abhängig sind.
15. MOS-Transistor (1, 1') nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die vier Zonen (11, 12, 13, 14) als ersten Leitungstyp einen n-Leitungstyp aufweisen.
16. MOS-Transistor (1, 1') nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die vier Zonen (11, 12, 13, 14) als ersten Leitungstyp einen p-Leitungstyp aufweisen.
17. ESD-Schutzvorrichtung für Signaleingänge und -ausgänge, insbesondere bei CMOS-Schaltungen, mit einem als ESD-Schutzelement ausgebildeten MOS-Transistor (1, 1') nach einem der Ansprüche 11 bis 16.
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