DE10122841A1 - Motorsteuerungsschaltung für eine Justiereinheit einer optischen Achse eines Fahrzeugbeleuchtungselements - Google Patents

Motorsteuerungsschaltung für eine Justiereinheit einer optischen Achse eines Fahrzeugbeleuchtungselements

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Abstract

Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Achse eines Beleuchtungselements wird hierin offenbart. Die Motorsteuerungsschaltung gewährleistet eine kontinuierliche Steuerung eines Motors, der eine optische Achse justiert und stellt eine genaue Wiederholung einer Motoranhalteposition mittels PID- und PWM-Steuerung sicher. Die Motorsteuerungsschaltung umfasst einen Motor und einen Positionsdetektierbereich. Es wird eine Rückkopplungssteuerung durchgeführt, wobei ein Fehler zwischen der aktuellen Motorpositionsinformation und dem Positionssteuerungssollwert Null wird. Die Motorsteuerungsschaltung umfasst ebenfalls einen Berechnungsbereich einschließlich eines Proportionalberechnungsbereichs, eines Integralberechnungsbereichs, eines Differentialberechnungsbereichs und eines PID-Berechnungsverarbeitungsbereichs, der die Steuerung durch Addieren gewichteter entsprechender Ausgangssignale des Berechnungsbereichs berechnet. Ferner erzeugt ein PWM-Steuerungsbereich ein Kontrollsignal mit einem Tastgrad, der in Abhängigkeit von dem Steuerungsbetrag aus dem PID-Berechnungsverarbeitungsbereich variiert wird, wodurch die Ansteuerung und die Kontrolle des Motors ausgeführt werden.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Motorsteuerungsschaltung, die in einer Justier­ einheit für eine optische Achse eines Fahrzeugbeleuchtungselements verwendet wird.
BESCHREIBUNG DES STANDS DER TECHNIK
Eine Einheit zur Steuerung der Beleuchtungsrichtung, die die optische Achse eines Fahrzeugbeleuchtungselements in Übereinstimmung mit einer Änderung der Lage des Fahrzeugs justiert, ist als eine sogenannte Nivellierungseinheit bekannt. Beispielsweise gibt es eine Einheit, durch die die optische Achse mittels eines Betätigungsschalters in Reaktion auf Bedingungen der Zuladung von Passagieren und/oder Frachtzuladung in einem Fahrzeug manuell eingestellt wird. Ferner gibt es eine Einheit, in der die Licht­ strahl- bzw. Beleuchtungsrichtung automatisch korrigiert wird, so dass die Beleuch­ tungsrichtung eines Beleuchtungselements hinsichtlich Änderungen in den Fahrbedin­ gungen eines Fahrzeugs konstant gehalten werden kann (eine sogenannte Auto- Nivelliereinheit).
Als Mechanismus zum Einstellen der optischen Achse (oder zum Korrigieren der opti­ schen Achse) ist bislang ein Mechanismus bekannt, in dem die Position und die Stellung des Beleuchtungselements oder optischer Systemkomponenten durch einen Gleich­ strommotor und dessen Antriebssteuerungsschaltung verändert werden. Beispielsweise wird ein Aufbau verwendet, worin in einem analogen Ansteuerungsverfahren eine zuge­ ordnete Gleichspannung an einen Motor angelegt wird und gleichzeitig die Differenz zwischen der Sollposition und der augenblicklichen Position mittels eines Sensors zum Erfassen der Motorposition auf Null gesteuert wird.
In der bekannten Motorsteuerungsschaltung ergeben sich allerdings einige Probleme. Ein Problem besteht in der Schwierigkeit, eine kontinuierliche Rotationssteuerung des Motors und eine genaue Wiederholung der Anhalteposition mit hoher Genauigkeit si­ cherzustellen. Ein weiteres Problem liegt in den hohen Kosten für Halbleiterelemente, da die Verluste der entsprechenden Halbleiterelemente sich durch das Anlegen einer ho­ hen Leistung an den Motor erhöht, wenn Halbleiterschalterelemente, etwa Transistoren, verwendet werden, und es werden ferner Wärmeabstrahlelemente erforderlich. Daher war es bisher schwierig, einen genauen und stabilen Betrieb hinsichtlich aller Fahrbe­ dingungen eines Fahrzeugs zu erreichen und einen Kostenanstieg zu vermeiden.
ÜBERBLICK ÜBER DIE ERFINDUNG
Die vorliegende Erfindung betrifft eine Motorsteuerungsschaltung für die Justiereinheit einer optischen Achse eines Fahrzeugbeleuchtungselements, wobei die Motorsteue­ rungsschaltung eine kontinuierliche Rotationssteuerung eines Motors, der als Antriebs­ quelle zum Einstellen der optischen Achse verwendet ist, sicherstellt und ein genaues Wiederholen der Motoranhalteposition ohne merklichen Anstieg in den Kosten gewähr­ leistet.
Zum Lösen der obigen Probleme stellt die vorliegende Erfindung eine Motoransteue­ rungsschaltung für eine Justiereinheit für eine optische Achse eines Fahrzeugbeleuch­ tungselements bereit mit einem Gleichstrommotor als Antriebsquelle zum Einstellen der optischen Achse und einen darin enthaltenen Positionserfassungsbereich, wobei die Motoransteuerungsschaltung eine Rückkopplungssteuerung ausführt, so dass ein Feh­ lerwert zwischen der aktuellen Positionsinformation des Motors, die aus dem Positions­ erfassungsbereich erhalten wird, und einem Sollwert der Lagesteuerung Null wird, wobei die Schaltung umfasst:
einen Proportionalberechnungsbereich zum Berechnen des Fehlers;
einen Integralberechnungsbereich zum Integrieren des von dem Proportionalberech­ nungsbereich berechneten Fehlers;
einen Differentialberechnungsbereich zum Berechnen einer ersten zeitlichen Ableitung hinsichtlich der Positionsinformation von dem Positionserfassungsbereich;
einen PID-Berechnungsverarbeitungsbereich zum Berechnen eines Steuerungsbetrags durch Addieren jeweiliger Ausgangssignale des Proportionalberechnungsbereichs, des Integralberechnungsbereichs und des Differentialberechnungsbereichs, nachdem die jeweiligen Ausgangssignale mit entsprechenden Gewichtungskoeffizienten multipliziert worden sind; und
einen Pulsbreitenmodulations-(PWM)Steuerungsbereich zum Erzeugen eines Steue­ rungssignals mit einem Tastgrad, der in Reaktion auf den Ansteuerungsbetrag aus dem PID-Berechnungsverarbeitungsbereich variiert wird, und zum Ausführen einer Antriebs­ steuerung des Gleichstrommotors auf der Grundlage des Steuerungssignals.
Da die Motorsteuerung auf der Grundlage eines pulsbreiten modulierten Signals, das auf den Ansteuerungsbetrag von dem PID-Berechnungsverarbeitungsbereich reagiert, ausgeführt wird, ist es daher gemäß der vorliegenden Erfindung möglich, sowohl eine kontinuierliche Rotationssteuerung eines Motors, der eine Antriebsquelle zum Einstellen der optischen Achse darstellt, als auch eine genaue Wiederholung der Motoranhaltepo­ sition zu gewährleisten, wobei es möglich ist, eine Verminderung der Schaltverluste zu erreichen und einen damit verknüpften Kostenanstieg zu verhindern.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen und weitere Aufgaben und Vorteile der vorliegenden Erfindung gehen deutli­ cher aus der detaillierten Beschreibung bevorzugter beispielhafter Ausführungsformen mit Bezug den begleitenden Zeichnungen hervor, wobei gleiche Bezugszeichen gleiche oder ähnliche Teile in den diversen Darstellungen bezeichnen; es zeigen:
Fig. 1 eine Blockansicht, die die grundlegende Anordnung einer Justiereinheit für eine optische Achse eines Fahrzeugbeleuchtungselements darstellt;
Fig. 2 eine Blockansicht, die die grundlegende Anordnung einer Motoransteuerungs­ schaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 3 einen Graph, der einen Differentialberechnungsvorgang beschreibt;
Fig. 4 eine Ansicht, die zusammen mit Fig. 5 einen sich auf eine Quadratberechnung beziehenden Algorithmus beschreibt, wobei Fig. 4 die erste Hälfte des Ablaufs zeigt;
Fig. 5 eine Ansicht, die die zweite Hälfte des Ablaufs zeigt;
Fig. 6 ein Graph, der einen Integralberechnungsvorgang beschreibt;
Fig. 7 eine erfindungsgemäße Ausführungsform zusammen mit den Fig. 8 bis 20, wo­ bei diese Darstellung den Gesamtaufbau als Blockdiagramm zeigt;
Fig. 8 ein Zeitablaufdiagramm, das den Betrieb beschreibt;
Fig. 9 eine Ansicht, die zusammen mit Fig. 10 eine PWM-Berechnungsbereich zeigt, wobei Fig. 9 ein Ausführungsbeispiel darstellt;
Fig. 10 ein Zeitablaufdiagramm, das den Betrieb der Schaltungen beschreibt;
Fig. 11 eine Ansicht, die ein Ausführungsbeispiel des Fehlerberechnungsbereichs zeigt;
Fig. 12 eine Ansicht, die zusammen mit Fig. 13 ein Ausführungsbeispiel eines Differen­ tialberechnungsbereichs zeigt, wobei Fig. 12 den Aufbau der vorderen Hälfte des Differentialberechnungsbereichs darstellt;
Fig. 13 eine Ansicht, die einen Aufbau zeigt, der sich auf die zweite Hälfte des Differen­ tialberechnungsbereichs bezieht;
Fig. 14 eine Ansicht, die zusammen mit Fig. 15 ein Ausführungsbeispiel einer Quadrat­ berechnungsschaltung zeigt, wobei Fig. 14 einen Aufbau darstellt, der sich auf die Signalerzeugung für den Berechnungsvorgang bezieht;
Fig. 15 eine Ansicht, die einen Aufbau beschreibt, der sich auf den Berechnungsvor­ gang bezieht;
Fig. 16 eine Ansicht, die ein Ausführungsbeispiel von Teilen zur Statusbeurteilung des Sollwerts und des Momentanwerts darstellen;
Fig. 17 eine Ansicht, die ein Ausführungsbeispiel eines Bereichs zur Bestimmung der Integrationsbedingung darstellt;
Fig. 18 eine Ansicht, die ein Ausführungsbeispiel eines Integralberechnungsbereichs zeigt;
Fig. 19 eine Ansicht, die ein Ausführungsbeispiel eines PID-Steuerungsbetrags- Berechnungsbereichs zeigt;
Fig. 20 eine Ansicht, die ein Ausführungsbeispiel eines PWM-Frequenzbestimmungs­ bereichs zeigt;
Fig. 21 eine Ansicht, die ein Ausführungsbeispiel von Schaltungen für einen digitalen Subtrahiervorgang darstellt;
Fig. 22 ein Flussdiagramm, das zusammen mit den Fig. 23 und 24 ein sequentielles Beispiel einer Motorantriebssteuerung zeigt, wobei Fig. 22 den Anfangsteil des Vorgangs zeigt;
Fig. 23 den mittleren Abschnitt des Vorgangs; und
Fig. 24 den letzten Teil des Vorgangs.
BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG
Fig. 1 zeigt die grundlegende Anordnung einer erfindungsgemäßen Justier-(oder Kor­ rektur)Einheit für eine optische Achse. Die dargestellte Anordnung ist zur besseren Be­ schreibung als eine Einheit gezeigt, die sowohl eine automatische Steuerung als auch eine manuelle Steuerung der Beleuchtungsrichtung umfasst.
Die Justiereinheit für die optische Achse 1 eines Fahrzeugbeleuchtungselements um­ fasst einen Fahrzeuglageerfassungsbereich 2, einen Fahrzeuggeschwindigkeitserfas­ sungsbereich 3, einen Beleuchtungsrichtungssteuerungsbereich 4, einen manuellen Einstellungsbereich 5 und einen Motorsteuerungsbereich 6.
Der Motorsteuerungsbereich 6 ist so konstruiert, um ein Steuerungssignal an einen Gleichstrommotor 7 zu senden, wenn ein Steuerungssollwertsignal (als "TG" bezeich­ net), das von dem Beleuchtungsrichtungssteuerungsbereich 4 an eine Treiberschaltung 6a übertragen wird, empfangen wird, und wenn die Richtung der optischen Achse des Beleuchtungselements 8 (beispielsweise Fahrzeugscheinwerfer) in Reaktion auf den Drehwinkel des Motors empfangen wird. Ferner umfasst die Motorsteuerungseinheit 6 einen Erfassungsbereich 6b, der einen Drehwinkel des Motors 7 und folglich entspre­ chend dazu die Richtung der optischen Achse des Beleuchtungselements 8 erfasst, wo­ bei ein Detektionssignal - entsprechend dem Momentanwert - mittels des entsprechen­ den Erfassungsbereichs 6b erfasst, zur Treiberschaltung 6a gesendet und mit dem Steuerungssollwertsignal TG verglichen wird.
Der Fahrzeuglageerfassungsbereich 2 ist notwendig, um die Beleuchtungsrichtung ei­ nes Beleuchtungselements 8 in Reaktion auf eine Änderung der Lage in der Vorwärts- Rückwärtsrichtung des Fahrzeugs durch Ermitteln des Neigungswinkels des Fahrzeugs zu ändern. Das Detektionssignal wird zu dem Beleuchtungsrichtungssteuerungsbereich 4 gesendet. Der Fahrzeuglageerfassungsbereich 2 ist beispielsweise mit einem Fahr­ zeughöhendetektionselement versehen, das Änderungen in der Höhe hinsichtlich der Achsenbereiche an den Vorderrädern oder Hinterrädern oder Vorder- und Hinterränder erfasst, und der grundlegende Informationen sammelt, um die Stillstandslage und die Fahrlage des Fahrzeugs auf der Grundlage von Änderungen der Fahrzeughöhe zu er­ mitteln. Beispielsweise gibt es zwei Verfahren zum Erfassen der Fahrzeughöhe. Erstens gibt es ein Verfahren zum Messen des Abstands zwischen dem Fahrzeughöhenerfass­ sungselement und der Oberfläche einer Straße durch Verwenden von Detektions­ schwingungssignalen, die Ultraschallschwingungen oder Laserlicht darstellen können. Zweitens gibt es ein Verfahren zum Erfassen des Betrags des Ausdehnens oder Kont­ rahierens der Federn, indem ein Fahrzeughöhensensor als das Fahrzeughöhendetekti­ onselement verwendet wird, der vertikale Schwankungen der Achsenbereiche der Vor­ derräder oder der Hinterräder etc. erfasst.
Der Fahrzeuggeschwindigkeitserfassungsbereich 3 ist vorgesehen, um die Geschwin­ digkeit des Fahrzeugs als primäre Information zu detektieren und um die Beschleuni­ gung und Information, die sich auf die Beschleunigung bezieht, durch Berechnen der Schwankungen in der Geschwindigkeit pro Zeiteinheit, zu ermitteln. Ferner wird ein Ausgangssignal des Fahrzeuggeschwindigkeitserfassungsbereichs 3 zum Beleuch­ tungsrichtungssteuerungsbereich 4 gesendet.
Der manuelle Festlegungsbereich 5 ist erforderlich, um die Richtung der optischen Ach­ se des Beleuchtungselements 8 durch manuelles Betätigen unter Verwendung eines Betätigungsschalters zu ändern. Es wird ein Instruktionssignal von dem manuellen Festlegungsbereich 5 zu dem Beleuchtungsrichtungssteuerbereich 4 gesendet.
Auf den Empfang von Detektionssignalen aus dem Fahrzeuglageerfassungsbereich 2 und von dem Fahrzeuggeschwindigkeitserfassungsbereich 3 erzeugt der Beleuchtungs­ richtungssteuerungsbereich 4 ein Steuerungssollwertsignal TG in Reaktion auf eine Än­ derung im Neigungswinkel des Fahrzeugs und gibt das gleiche Signal an den Mo­ torsteuerungsbereich 6 aus, wobei die Beleuchtungsrichtung des Beleuchtungselements 8 korrigiert werden kann. Alternativ erzeugt der Beleuchtungsrichtungssteuerungsbe­ reich 4 ein Steuerungssollwertsignal TG in Reaktion auf ein Instruktionssignal aus dem manuellen Festlegungsbereich 5 und gibt das gleiche Signal an den Motorsteuerungs­ bereich 6 aus.
Hinsichtlich der Erfassung einer Änderung des Neigungswinkels wurden ferner diverse Arten von Verfahren vorgeschlagen, um eine derartige Änderung zu detektieren und für die Belange der vorliegenden Erfindung spielt die Art des Verfahrens keine Rolle. Daher wird eine diesbezügliche Beschreibung weggelassen.
Ferner wird die Beleuchtungsrichtung des Beleuchtungselements 8 durch die Rotations­ steuerung des Motors 7 in Reaktion auf das Steuerungssollwertsignal TG, das von dem Beleuchtungsrichtungssteuerungsbereich 4 zur Antriebsschaltung 6a gesendet wird, ge­ steuert. Es gibt zwei Verfahrensarten zum Justieren der Richtung des Beleuchtungs­ elements 8. Ein erstes Verfahren beinhaltet das Orientieren des gesamten Strahls in ei­ ne ausgewiesene Richtung, wohingegen das andere Verfahren das Orientieren eines Teils des Strahls in eine ausgewiesene Richtung beinhaltet. Beispielsweise kann das erste Verfahren das Ändern der Richtung einer Beleuchtungsachse des Beleuchtungs­ elements beinhalten, indem das gesamte Beleuchtungselement um seine Drehachse gedreht wird, oder es kann das Ändern der Richtung der optischen Achse des optischen Systems beinhalten, indem die Lage von Komponenten des Beleuchtungselements, et­ wa eines Reflexionsspiegels, einer Linse, einer Lichtquelle, eines Abschirmelements und dergleichen gesteuert wird. Ferner kann das zweite Verfahren das Ändern der Be­ leuchtungsachse eines spezifizierten Beleuchtungselements in einer Einheit mit mehre­ ren Beleuchtungselementen beinhalten, um teilweise die Beleuchtungsrichtung zu än­ dern. Wenn beispielsweise ein Fahrzeug mit einem Scheinwerfer, einer Nebellampe und einer Kurvenfahrtlampe versehen ist, würde lediglich eine oder zwei der drei Lampen verändert werden. Ferner kann das zweite Verfahren das Ändern der Lage eines oder mehrerer der Elemente beinhalten, die das optische System der Beleuchtungselemente bilden. Beispielsweise kann der Reflexionsspiegel aus einem festen Reflexionsspiegel und einem beweglichen Reflexionsspiegel gebildet sein, wobei die optische Achse des beweglichen Reflexionsspiegels derart geändert werden kann, dass dieser in eine zu­ gewiesene Richtung orientiert ist.
Fig. 2 zeigt die grundlegende Anordnung einer Motorsteuerungsschaltung 9 gemäß der vorliegenden Erfindung.
Die Schaltung besteht aus einer digitalen Rechnerschaltung, wobei eine Rückkopplung so ausgeführt wird, dass der Fehlerwert zwischen der momentanen Positionsinformation des Motors - die von dem Positionserfassungsbereich 10 des Gleichstrommotors 7 er­ halten wird - und dem Sollwert der Positionssteuerung gleich Null wird.
Durch Anwendung von [p]roportionaler [i]ntegraler und [d]ifferentieller (PID)-Steuerung ist es möglich, eine gleichmäßige Rotation des Motors und ein genaues Steuern des Anhaltens an der Sollposition zu erreichen. Gleichzeitig kann die Steuerungseffizienz verbessert werden, indem die Geschwindigkeit des Motors durch ein Kontrollsignal (dessen Tastgrad variabel ist) ausgeführt wird, indem eine Pulsbreitensteuerung (PWM) angewendet wird.
Die entsprechenden Komponenten sind wie folgt (Zahlen in Klammern bezeichnen Be­ zugszeichen in den angefügten Zeichnungen):
  • - Berechnungsbereich (14) besteht aus einem Proportionalberechnungsbereich (11), einem Integralberechnungsbereich (12) und einem Differentialberechnungsbereich (13)
  • - PID-Berechnungsverarbeitungsbereich (15)
  • - Pulsbreitenmodulations-(PWM)Steuerungsbereich (16)
Die Information der Motorstellung wird durch den Positionserfassungsbereich 10 erfasst und das Detektionssignal (als [Sm] bezeichnet) wird an den Berechnungsbereich 14 ge­ sendet.
Der Proportionalberechnungsbereich 11 berechnet den Fehlerwert zwischen dem Soll­ wert, der durch das Signal TG repräsentiert ist, und dem aktuellen bzw. Momentanwert, der durch das Signal Sm repräsentiert ist. In dem Proportionalberechnungsbereich 14 berechnet der Differentialberechnungsbereich 13 die erste zeitliche Ableitung (Ge­ schwindigkeit) von dem Lagesignal aus dem Positionserfassungsbereich 10.
Ferner berechnet der Integralberechnungsbereich 12 den von dem Proportionalberech­ nungsbereich 11 berechneten Fehler und verarbeitet diesen. Ferner berechnet der PID- Berechnungsverarbeitungsbereich 15 den Grad an Steuerung durch Addieren entspre­ chender Ausgangssignale des Proportionalberechnungsbereichs 11, des Integralbe­ rechnungsbereichs 12 und des Differentialberechnungsbereichs 13, die mit entspre­ chenden Gewichtungskoeffizienten multipliziert werden.
Der Pulsbreitenmodulationsbereich 16 erzeugt ein Kontrollsignal mit einem Tastgrad, das in Abhängigkeit von dem Grad der Steuerung aus dem PID-Berechnungsverarbei­ tungsbereich 15 variiert wird, und führt die Antriebssteuerung des Gleichstrommotors 7 auf der Basis des entsprechenden Signals aus. Das Ausgangssignal (PWM-Signal) von dem PWM-Bereich 16 wird als ein EIN/AUS-Kontrollsignal für ein Schaltelement (nicht gezeigt) verwendet, das den später zu beschreibenden Motortreiber 17 bildet. Der Mo­ tortreiber 17 besitzt ferner einen Halbbrücken- oder Vollbrückenaufbau, wobei mehrere Sätze mit Halbleiterschaltelementen verwendet sind.
Im Proportionalberechnungsbereich 11 ist es vorteilhaft, einen Totbereich festzulegen, wenn der Fehler näherungsweise Null ist, anstatt einen Steuerungsbetrag zu verwen­ den, der lediglich proportional dem Fehler zwischen der Sollwertposition der Positions­ steuerung und dem Momentanwert ist. Diese bevorzugte Festlegung ergibt sich daraus, dass es wichtig ist, keinen Bremsvorgang anzuwenden, um eine Bürstenreibung im Gleichstrommotor 7 zu vermeiden, der beispielsweise in einem selbsthaltenden Element verwendet wird. Das heißt, es ist wichtig, einen Totbereich mit einer vorgegebenen Breite um den Punkt herum zu bilden, an dem der Fehler gleich Null ist, unter der Vor­ aussetzung, dass es keine Probleme hinsichtlich der Steuerung der optischen Achse gibt, und gleichzeitig ist es wichtig, den Grad der Steuerung auf Null zu regulieren, wenn verglichen und beurteilt wird, ob der aus dem Proportionalberechnungsbereich 11 er­ haltene Fehlerwert im Totbereich liegt und beurteilt wird, dass dieser Fehlerwert im Tot­ bereich liegt. Wenn kein Totbereich eingeführt wird, kann ein Schwingen auftreten, das eine größere Reibung als das Bremsen hervorrufen kann.
Im Folgenden wird eine Beschreibung eines Bearbeitungsverfahrens zur Differentialbe­ rechnungen gemäß der Erfindung gegeben.
Um eine gewisse Genauigkeit in der Differentialberechnung von Zahlen, die hinsichtlich der Datennahme und Quantisierung streuen, zu erhalten, ist die Formel entsprechend den Differenzen erster Ordnung nicht ausreichend. Es ist vorteilhaft, eine Formel mit Differenzen höherer Ordnung zu verwenden.
Wenn beispielsweise die bearbeiteten Daten 8-Bit-Binärdaten sind, können 256 Motor­ positionen detektiert werden. Wenn jedoch der Motor vergleichsweise langsam rotiert, ändern sich lediglich beispielsweise nur die beiden unteren Bits, wenn das Differential der Position (Ableitung) mittels der Differenzengleichung erster Ordnung berechnet wird. Daher tritt die Schwierigkeit auf, dass die erforderliche Genauigkeit nicht erhalten wer­ den kann. Durch lediglich Steigern der Ordnung wird jedoch die Differenzformel kompli­ ziert und die Schaltungsanordnung wird zunehmend kompliziert, wodurch sich ein An­ steigen der Kosten ergibt.
Daher wird erfindungsgemäß ein Algorithmus verwendet, in dem differentielle Daten in Echtzeit berechnet werden, indem insgesamt drei Zeitpunkte, zwei vergangene Zeit­ punkte und der augenblickliche Zeitpunkt, verwendet werden.
In Fig. 3 wird die Zeit t entlang der Abszisse, die Motorposition (diese wird als eine Funktion [f(t)] der Zeit t ausgedrückt) entlang der Ordinate aufgetragen und die einmal in jedem Intervall [h] beim Abtasten genommenen Daten sind darin gezeigt. Ferner zeigt [f(tk)] eine Zahl, die zur Zeit t = tk erhalten wurde. In der Zeichnung sind ebenfalls Daten, die zu entsprechenden Zeiten t = tk-3, tk-2, tk-1 und tk+1 genommen wurden, zusätzlich dazu dargestellt (wobei k und i natürliche Zahlen [tk-i = tk -i.h] sind).
Zunächst wird das infinitesimal kleine Intervall h in ein endliches Intervall durch den Erste-Ordnung-Ableitungsausdruck überführt, wobei die folgende Differenzgleichung er­ halten werden kann:
f(1)(tk) = (f(tk) - f(tk-1))/h (1)
Dies ist die Ableitungsgleichung erster Ordnung, die differentielle Daten aus dem mo­ mentanen Zeitpunkt und den vergangenen Zeitpunkten unmittelbar davor enthält. Wie zuvor beschrieben wurde, ist die Genauigkeit nicht ausreichend. [f(n)(x)] zeigt eine Ab­ leitung n-ter Ordnung von f(x) ausgedrückt in x.
Die Tayler-Entwicklung in der Nähe von [t = tk] von f(t) ergibt:
f(tk + h) = f(tk) + h.f(1)(tk) + h∧2/2!).f(2)(tk) + (h∧3/3!).f(3)(tk + . . . (2)
wobei [h∧m] die m-te Potenz einer variablen h und [M!] die Fakultät von M bezeichnet.
Hierbei ist h im obigen Ausdruck (2) durch [-h] ersetzt (Vorsicht bei [tk-1 = tk-h]), und der Ausdruck wird nach dem zweiten Ausdruck abgeschnitten, wobei die folgende Glei­ chung (3) erhalten werden kann.
f(tk-1) = f(tk) - h.f(1)(tk) + (h∧2/2).f(2)(tk) (3)
Hierbei ist h in Ausdruck (2) ebenfalls durch [-2.h] ersetzt (Vorsicht bei [tk-2 = tk-2.h]), und der Ausdruck wird nach dem zweiten Term abgeschnitten, wobei die folgende Gleichung (4) erhalten werden kann.
f(tk-1) = f(tk) - 2.h.f(1)(tk) + (2.h∧2).f(2)(tk) (4)
Daher wird die Gleichung (4) [(3) × 4 - (4)] umgeformt, um den zweiten differentiellen Aus­ druck aus den Gleichungen (3) und (4) zu eliminieren und f(1)(tk) wird gelöst, wobei die folgende Gleichung (5) erhalten werden kann:
f(1)(tk) = (3.f(tk) - 4.f(tk-1) + f(tk-2)/(2.h) (5)
Unter Verwendung eines Differenzausdrucks, in dem h in ein endliches Intervall in Aus­ druck (5) umgewandelt ist, kann die Berechnung für die Ableitung erster Ordnung (Diffe­ rential) in Echtzeit ausgeführt werden. Ein genaueres Rechnungsergebnis kann durch Vergleich mit dem obigen Ausdruck (1) erhalten werden. Und auf der Grundlage des Vergleichs zwischen den Zählern (jene, die im Wesentlichen eine Bedeutung als ein Differential besitzen) führt der Ausdruck (5) auf eine zweifach größere Genauigkeit als der Ausdruck (1).
Ferner wird in dem oben beschriebenen Beispiel eine Formel zur Berechnung der Ab­ leitung erster Ordnung aus den detektierten Werten an drei Zeitpunkten erhalten, die den gegenwärtigen Zeitpunkt f(tk), den vorhergehenden Zeitpunkt f(tk-1) eine Zeiteinheit (= h) vor dem augenblicklichen Zeitpunkt, und dem vergangenen Zeitpunkt f(tk-2) zwei Zeiteinheiten vor dem augenblicklichen Zeitpunkt (= 2.h) darstellen. Dies gilt auch für den Fall, wenn [α = 3/2] in den allgemeinen Ausdruck [α.(f(tk) - f(tk-1))/h + (i-α).(f(tk-1) - f(tk-2))/h] unter Verwendung eines festen Koeffizienten α ≠ 0 eingesetzt wird. Ferner ist es bei Anwendung eines zu dem obigen Fall ähnlichen Verfahrens möglich, eine Formel zur Berechnung der ersten Ableitung (Differential) aus den detektierten Zahlen zu er­ halten, die aus mehr als drei Zeitpunkten ermittelt werden. Beispielsweise werden im Falle von vier Zeitpunkten nach dem Entwickeln der Ausdrücke bis zu den Termen drit­ ter Ordnung bezüglich der tk-1, tk-2 und tk-3 die Terme der dritten Ableitung aus diesen drei Ausdrücken eliminiert und der Term der zweiten Ableitung kann eliminiert werden.
Da jedoch im Falle lediglich des Steigerns der Anzahl der Zeitpunkte die Belastung im Berechnungsvorgang erhöht wird, ist es hinsichtlich der Detektiergenauigkeit empfeh­ lenswert, dass die Berechnung mit möglichst wenigen Zeitpunkten ausgeführt wird. In diesem Sinne kann behauptet werden, dass der oben beschriebene Ausdruck (5) opti­ mal ist.
Dasjenige Verfahren ist das Einfachste, in dem der Betrag der ersten zeitlichen Ablei­ tung (Geschwindigkeit), die auf diese Weise erhalten wird, zu dem PID- Berechnungsverarbeitungsbereich 15 gesendet wird und von dem Steuerungsbetrag subtrahiert wird. Ein Verfahren zum Erhalten eines quadratischen Gesetzes (Betrag proportional zur Bewegungsenergie [m.V∧2/2], wobei m die Masse und V eine Ge­ schwindigkeit ist) und Subtrahieren dieser Zahl von dem Steuerungsbetrag (d. h. +V∧2 wird für +V und -V∧2 wird für -V verwendet) ist im Hinblick auf Übergangseigenschaften vorteilhafter als in dem oben beschriebenen Verfahren. Das heißt, entsprechend dem zuletzt genannten Verfahren sind Unterschiede in den Übergangseigenschaften auf­ grund von Spannungsschwankungen eines Motors und dessen Belastungsschwankun­ gen deutlich verringert, wobei die Stabilität der Bewegung sichergestellt ist.
Ferner gibt es beim Algorithmus der quadratischen Berechnung zwei Wege zum Ausfüh­ ren einer digitalen Berechnung. Eine Möglichkeit besteht in einem seriellen Multiplikati­ onsverfahren zum Ausführen einer Binärzahlmultiplikation, wie bei einer Berechnung auf Papier (Zahlen an entsprechenden Stellen werden miteinander addiert und die entspre­ chende Stelle wird angehoben). Die andere Möglichkeit besteht in einer parallelen Be­ rechnungsmethode (Zahlen an entsprechenden Stellen werden gleichzeitig berechnet). Die zuerst genannte Methode ist hinsichtlich einer Reduzierung der Anzahl an Logik­ gatterelementen empfehlenswerter.
Um die Beschreibung zu vereinfachen, wird mit Bezug zu den Fig. 4 und 5 eine Be­ schreibung einer 8-Bit-Multiplikation in Übereinstimmung mit der folgenden Sequenz (S1) bis (S6) gegeben.
  • 1. Ein Multiplikand (im weiteren als "A" bezeichnet) wird in einem 8-Bit-Register Ra gespeichert. Ein Multiplikator (im weiteren als "B" bezeichnet) wird in den oberen 8 Bits eines 16-Bit-Registers Rbc gespeichert (in diesem Zustand sind die unteren 8-Bit-Daten C "0"). Ein Zähler K wird vorbereitet, um die Anzahl der Bits zu zählen, wobei ein Ersatzwert auf [K = 8 = "1000"] (im Falle von 8 Bit) gesetzt wird.
  • 2. Für das Register Rbc wird eine logische Verschiebung des linken Bits durchge­ führt, wobei das oberste Bit von B im Register [CY] erhalten wird. Ferner wird "0" im untersten Bit von C hinzugefügt.
  • 3. Wenn der Inhalt des Registers CY gleich Null ist [CY = "0"], wird zum Schritt (S5) ohne weitere Aktion weitergegangen. Wenn [CY = "1"] ist, schreitet der Prozess zum Schritt (S4) (siehe Fig. 5) weiter.
  • 4. Der Inhalt des Registers Rbc und der Inhalt des Registers Ra werden addiert und das Ergebnis wird im Register Rbc (BC+A→BC) gespeichert.
  • 5. Der Zähler K wird dekrementiert unabhängig von der Addition im Schritt (S4) (K-1→K).
  • 6. Wenn [K = 0], wird die Berechnung beendet. Wenn nicht, kehrt der Prozess zum Schritt (S2) zurück.
Der Schritt (S4) kann ebenfalls in einfacher Weise beschrieben werden, indem ein Voll­ addierer [FA] und ein Inkrementor (dargestellt durch [+1] in einem Kreis), wie dies in ei­ ner äquivalenten Schaltung in Fig. 5 gezeigt ist. Das heißt, der Inhalt (A) des Registers Ra wird als ein Eingang X des Volladdierers FA ausgesendet und die unteren 8 Bits (C) des Registers Rbc werden als ein Eingangssignal Y ausgesendet. Das Ergebnis (S) der Addition wird in die unteren 8 Bits des Registers Rbc zurückgeführt. Ein Übertrag [CR = 1] wird mit [+1] zu den oberen Bits des Registers Rbc mittels des Inkrementors (B+1→B) hinzugefügt, wobei eine Stellenanhebung ausgeführt wird.
Die Schritte (S5) und (S6) können ebenfalls beschrieben werden, indem ein Dekremen­ tor (durch ein [-1] in einem Kreis gezeigt) und ein logisches Gatter G verwendet wird, wie dies in der unteren Darstellung in Fig. 5 gezeigt ist. Es sind eine Berechnung (K-1→K) um den Inhalt des Zählers K herauszunehmen und um 1 zu subtrahieren, und ein Vorgang zum Bekanntgeben der Beendigung der Berechnung gezeigt, wobei das Logikgatter G ein H-Pegel-Signal ausgibt, wenn [K = 0].
Durch die oben beschriebenen Abläufe werden die Ergebnisse (A und B) der Multiplikation im Register Rbc erhalten. Zum Beispiel wird die Stufe auf eine 4-Bit- Berechnung herabgesetzt (setze K = 4 = "100") und eine Multiplikation zwischen A = 1101 (= 13) und B = 1011 (= 11) wird im Folgenden dargestellt: Die Berechnung verläuft entsprechend den folgenden Schritten:
  • 1. BC = 10110000, CY = 0, K = 100
  • 2. BC = 01100000, CY = 1, K = 100
  • 3. BC = 01101101, CY = 1, K = 011
  • 4. BC = 11011010, CY = 0, K = 011
  • 5. BC = 11011010, CY = 0, K = 010
  • 6. BC = 10110100, CY = 1, K = 010
  • 7. BC = 11000001, CY = 1, K = 001
  • 8. BC = 10000010, CY = 1, K = 001
  • 9. BC = 10001111, CY = 1, K = 000
Ferner ergibt sich zwangsläufig, dass eine Quadrierung ausgeführt wird mit [A = B].
Anschließend wird eine Beschreibung einer Integralberechnung gemäß der vorliegen­ den Erfindung gegeben.
In der vorliegenden Erfindung wird eine Integralberechnung nicht gleichförmig in der Übergangssteuerung ausgeführt, sondern es werden immer Änderungen des Sollwerts und des aktuellen Werts hinsichtlich der Positionssteuerung (Steuerung der optischen Achse) detektiert und die Häufigkeit der Integration und die Frequenz der PWM-Signale werden in geeigneter Weise in Übereinstimmung mit den entsprechenden Situationen gesteuert.
Fig. 6 zeigt im Wesentlichen eine zeitliche Änderung des aktuellen Werts (siehe den Graphen Gc), die auf eine zeitliche Änderung des rampenartigen Sollwerts (siehe den Graphen Gt) folgt, die als durchgehende Linie gezeigt ist.
Wie in der Zeichnung gezeigt ist, ist bezüglich der Zeitachse [t], die als Abszisse gezeigt ist, ein Intervall vom Zeitpunkt (t = t1) eines Signalanstiegs bis zum Zeitpunkt (t = t5), wenn [Sollwert = Momentanwert] erhalten wird, in vier Abschnitte unterteilt, wie sie im Folgen­ den gezeigt sind.
Abschnitt TA (t = t1 bis t2)
Abschnitt TB (t = t2 bis t3)
Abschnitt TC (t = t3 bis t4)
Abschnitt TD (t = t4 bis t5)
Zunächst zeigt der Bewegungszustand im Abschnitt TA, dass sich der Momentanwert nicht ändert, obwohl eine Änderung im Sollwert auftritt. Dies liegt darin, dass, basierend auf der Abhängigkeit [stationäre Reibungskraft < kinetischer Reibungskoeffizient], beim Beginn der Bewegung mehr Energie benötigt wird als während der Bewegung. Daher ist es vorzuziehen, dass in diesem Zustand der Integrationswert rasch vergrößert wird, in­ dem eine Integralrechnung auf der Grundlage der Frequenz der vorbestimmten Abtast­ rate ausgeführt wird, um den Steuerungsbetrag zu erhöhen, wodurch der Beginn der Bewegung glatt ausgeführt wird.
In dem darauffolgenden Abschnitt TB ist zu erkennen, dass Änderungen sowohl im Sollwert als auch im Momentanwert auftreten. Das heißt, der Bewegungszustand ist so, dass dieser nach Beginn der Bewegung durch Trägheit andauert. Daher ist es wichtig, den Steuerungsbetrag auf einen Betrag unterhalb des für den Bewegungsbeginn not­ wendigen Betrag zu verringern. Daher ist es vorteilhaft, dass der zum Steuerungsbetrag als Integrationsbetrag zu addierende Fehler auf Null reguliert wird, und der Integrations­ anteil wird im Laufe der Zeit verringert.
Im nächsten Abschnitt TC wird, da der Momentanwert sich immer noch ändert, obwohl der Sollwert konstant bleibt, die Integration erneut begonnen, um die konstante Abwei­ chung zu verringern. Der Steuerungsbetrag steigt jedoch rasch an, wenn die Integration mit der Frequenz derselben Abtastrate, wie im Falle des Abschnitts TA ausgeführt wird und der Momentanwert überschreitet den Sollwert, wodurch sich ein Überschwinger er­ gibt. Somit ist es vorzuziehen, dass der Integrationsbetrag allmählich ansteigt, indem die Frequenz von dem regulierten Wert (beispielsweise von 1/5 auf 1/10 oder dergleichen) abgesenkt wird und der Momentanwert wird somit in die Nähe des Sollwerts geschoben.
Im letzten Abschnitt TD wird, da der Fehler zwischen dem Sollwert und dem Momen­ tanwert klein ist, der Tastgrad des PWM-Signals, das von dem Pulsbreitenmodulations­ steuerungsbereich 16 ausgegeben wird, auf einen geringen Wert reduziert. Daher wird die PWM-Frequenz (oder die Schaltfrequenz), die bislang konstant war, schrittweise auf beispielsweise 1/2, 1/4, 1/8 und dergleichen reduziert - oder diese wird nacheinander reduziert - wobei der Momentanwert so gesteuert wird, dass dieser langsam in die Nähe des Sollwerts gebracht wird, indem die Pulsbreite erhöht wird. In dem Zeitpunkt, wenn der Fehler den Bereich des Totbereichs erreicht, wird jedoch der Integrationsbetrag zu Null gemacht, um damit das Überschwingen des Momentanwerts zu unterdrücken.
Wenn der Steuerungsbetrag in Übereinstimmung mit dem Momentanwert, der in die Nähe des Sollwerts gebracht wird, klein wird, wird ferner der Tastgrad des PWM-Signals lediglich durch Steuerung des Tastgrades sehr klein, wobei die PWM-Frequenz konstant gehalten wird. Innerhalb kurzer Zeit tritt eine Situation auf, in der der Motor dem Steue­ rungsbetrag folgt (aus dem Totbereich heraus) und nicht arbeitet.
Daher wird das Vergrößern des Tastgrades des PWM-Signals derart, dass der Motor arbeitet, als Gegenmaßnahme zu dem oben beschriebenen Problem erachtet. Wenn diese Gegenmaßnahme verwendet wird, repräsentiert das Ergebnis der PID-Berech­ nung, die in diesem Zusammenhang ausgeführt worden ist, nicht die Steuerung. Daher besteht beispielsweise die Möglichkeit, dass ein derartiges Problem - etwa das Über­ schwingen des Momentanwerts über den Sollwert - auftritt.
Um das Auftreten eines derartigen Problems zu verhindern, wenn die PWM-Frequenz allmählich verringert wird, ohne den Tastgrad des PWM-Signals zu ändern, steigt die Pulsbreite pro Pulsintervall an, so dass der Motor sich drehen kann. Das heißt, in die­ sem Verfahren entspricht der Mittelwert der dem Motor zugeführten Energie dem Er­ gebnis der PID-Berechnung, wobei vorteilhafterweise der Momentanwert glatt und all­ mählich in die Nähe des Sollwerts gebracht wird, wobei Ungleichmäßigkeiten der Be­ lastung und der Stromversorgung ausgeglichen werden.
Wie vorhergehend beschrieben ist, ist es im Hinblick auf eine kontinuierliche Rotations­ steuerung des Motors vorteilhaft, dass eine Situation der zeitlichen Änderungen immer in Hinsicht auf den Sollwert und den Momentanwert für die Positionssteuerung detektiert wird und dass die Betriebsfrequenz des Integrierens nach unten gesteuert wird, im Falle, dass eine große Änderung lediglich im Momentanwert erkannt wird, im Gegensatz zu dem Falle, dass eine Änderung lediglich im Sollwert ermittelt wird. Ferner ist es, wenn sowohl der Sollwert als auch der Momentanwert sich nach unten ändern oder keine Än­ derung festgestellt wird, hinsichtlich der Verbesserung der Positioniergenauigkeit vor­ teilhaft, dass die Frequenz des PWM-Signals allmählich im Laufe der Zeit nach unten gesteuert wird.
1. Ausführungsformen der Erfindung
Fig. 7 bis Fig. 20 zeigen eine Ausführungsform, in der die vorliegende Erfindung auf eine Justiereinheit für eine optische Achse eines Fahrzeugbeleuchtungselements angewen­ det ist.
Wenn ferner die Erfindung auf eine dynamische Autonivelliereinheit angewendet wird, die sensorisch die Richtung der optischen Achse in Abhängigkeit einer Änderung der Fahrzeuglage steuert, ist beispielsweise der Beleuchtungsrichtungssteuerungsbereich 4 aus Fig. 1 aus einer elektronischen Kontrolleinheit (ECU) aufgebaut. Gleichzeitig wird ein für eine elektronische Luftverteilungssteuerung installierter Sensor als ein Fahrzeug­ höhensensor verwendet und ein für ein Antiblockiersystem (ABS) installierter Sensor wird als ein Fahrzeuggeschwindigkeitssensor verwendet.
Fig. 7 ist ein Schaltungsblock, der ein Beispiel des gesamten Aufbaus einer Motorsteue­ rungsschaltung 18 einschließlich der folgenden Elemente zeigt (die Zahlen in Klammern bezeichnen die Bezugszahlen in den begleitenden Zeichnungen).
  • - Zwischenspeicher- bzw. Latch-Schaltung (19)
  • - Zwischenspeicher- bzw. Latch-Schaltung (20)
  • - Fehlerberechungsschaltung (21)
  • - Differentialberechnungsschaltung (22)
  • - Quadrierschaltung (23)
  • - Integralberechnungsschaltung (24)
  • - Bereich (25) zum Beurteilen des Zustands des Sollwerts und des Momentanwerts
  • - Integrationsbedingungsbestimmungsbereich (26)
  • - Komparatorschaltung (27)
  • - Totbereichfestlegungsschaltung (28)
  • - 2-Eingang-ODER(logische Summe)-Schaltung (29)
  • - Oszillator (30)
  • - PWM-Frequenzbestimmungsbereich (31)
  • - Zeitsteuerungssignalerzeugungsbereich (32)
  • - PID-Steuerungsbetragberechnungsbereich (33)
  • - PWM-Berechnungsbereich (34)
  • - Motortreiber (35)
  • - Gleichstrommotor (36)
  • - Positions- bzw. Lagedetektor (37)
  • - A/D(Analog-Digital)-Wandlerschaltung (38)
Zunächst werden die Sollwertdaten TG (8-Bit-Signal) über die Latch-Schaltung 20 zu dem Fehlerberechnungsbereich 21 und dem Bereich 25 zum Beurteilen des Zustands des Sollwerts und des Momentanwerts gesendet.
Die optische Achse wird gesteuert, indem die Position des Gleichstrommotors 36 und die Geschwindigkeit gesteuert wird, wobei die Beleuchtungsrichtung des reflektierten Lichts beispielsweise durch Variieren des Neigungswinkels des Reflexionsspiegels in der senkrechten Ebene in Übereinstimmung mit dem Drehwinkel des Motors gesteuert wird. Beispielsweise wird ein Potentiometer als der Motorpositionsdetektor 37 verwen­ det, und nachdem die Detektierspannung durch die 8-Bit-A/D-Wandlerschaltung 38 (die volle Skala des Potentiometers wird durch ein 8-Bit-Binärzahlensystem ausgedrückt) di­ gitalisiert ist, werden die digitalen Daten über die Latch-Schaltung 19 zu dem Fehlerbe­ rechnungsbereich 21, dem Differentialberechnungsbereich 22 und dem Bereich 25 zum Beurteilen des Zustands des Sollwerts und des Momentanwerts gesendet.
Der Fehlerberechnungsbereich 21 ist vorgesehen, um einen Fehler zwischen dem Soll­ wert aus der Latch-Schaltung 20 und dem Momentanwert aus der Latch-Schaltung 19 zu erhalten, wobei die Fehlerdaten (8-Bit-Daten) zu der Integralberechnungsschaltung 24, den PID-Kontrollbetragberechnungsbereich 33 und der Komparatorschaltung 27 ge­ sendet werden.
Die Differentialberechnungsschaltung 22 ist vorgesehen, um Geschwindigkeitsdaten zu ermitteln, indem die zeitliche erste Ableitung (genauer gesagt ein Differential) hinsicht­ lich der Momentanwertdaten aus der Latch-Schaltung 19 berechnet wird. Die Ausgabe (8-Bit-Daten) aus der Differentialberechnungsschaltung 22 werden zu dem PID- Steuerungsbetragberechnungsbereich 33 als 16-Bit-Daten geschickt, nachdem diese durch eine Quadriererschaltung 23 (wird später beschrieben) quadriert worden sind.
Die Integralberechnungsschaltung 24 sendet ein Ergebnis, das durch Integration der 8- Bit-Daten aus dem Fehlerberechnungsbereich 21 nach der Zeit erhalten wurde, zu dem PID-Steuerungsbetragberechnungsbereich 33 als 12-Bit-Daten. Ferner wird die Arbeits­ frequenz des Integrierens durch ein Taktsignal aus dem Integrationsbedingungsbestim­ mungsbereich 26 (wird später beschrieben) bestimmt, und der Integrationswert wird auf Empfang eines Signals (CLR) in der ODER-Schaltung 29 auf Null gesetzt.
Die Komparatorschaltung 27 beurteilt, ob die Fehlerdaten den Totbereich erreichen, in­ dem die 8-Bit-Daten aus dem Fehlerberechnungsbereich 21 mit dem festgelegten Wert (8-Bit-Daten) des Totbereichs, der von dem Totbereichfestlegungsbereich 28 festgesetzt ist, verglichen werden. Anschließend sendet die Komparatorschaltung 27 das Ergebnis der Beurteilung repräsentierende Binärdaten an die ODER-Schaltung 29 und sendet gleichzeitig ein Bereit- bzw. Clear-Signal (CLR) an den PID- Steuerungsbetragberechnungsbereich 33, wo die Fehlerdaten im Totbereich liegen, wo­ bei der Steuerungsbetrag auf Null festgelegt wird.
Der Bereich 25 zum Beurteilen des Zustands des Sollwerts und des Momentanwerts sendet ein Instruktionssignal zum Bestimmen der Integrationsbedingungen zu dem In­ tegrationsbedingungsbestimmungsbereich 26 und zu dem PWM-Frequenz­ bestimmungsbereich 31, in dem die zeitlichen Änderungen des Sollwerts und des Mo­ mentanwerts überwacht werden. Das heißt, wie zuvor beschrieben wurde, wenn eine Änderung lediglich im Sollwert ermittelt wird, wird die Arbeitsfrequenz des Integrierens als ein regulierter Wert verwendet. Wenn ferner Änderungen sowohl im Sollwert als auch im Momentanwert erkannt werden, wird ein zu addierender Fehlerbetrag entspre­ chend dem Zeitintervall auf Null geregelt. Wenn ferner lediglich eine Änderung des Mo­ mentanwerts erkannt wird, wird ein Steuerungsbefehl zur Verringerung der Arbeitsfre­ quenz des Integrierens auf einen Wert unterhalb des regulierten Werts zu dem Integrati­ onsbedingungsbestimmungsbereich 26 gesendet. Wenn schließlich geringe Änderun­ gen sowohl im Sollwert als auch im Momentanwert vorgenommen werden, wird ein Steuerungsbefehl zur allmählichen Absenkung der Frequenz des PWM-Signals zu dem PWM-Frequenzbestimmungsbereich 31 entsprechend einem abnehmenden Änderungs­ betrag des Sollwerts und des Momentanwerts gesendet.
Der Oszillator 30 ist eine Schaltung, die das grundlegende Frequenzsignal der PWM- Steuerung erzeugt und das entsprechende Signal wird an den PWM-Frequenz­ bestimmungsbereich 31 gesendet, wobei die PWM-Frequenz (Schaltfrequenz) bestimmt wird.
Der Zeitsteuersignalerzeugungsbereich 32 erzeugt auf der Grundlage der Signale aus dem PWM-Frequenzbestimmungsbereich 31 Signale und sendet Taktsignale zu den Latch-Schaltungen 19 und 20. Zusätzlich sendet der Zeitsteuersignalerzeugungsbereich 32 Kontrolltaktsignale zu dem Integrationsbedingungsbestimmungsbereich 26 und dem PWM-Berechnungsbereich 34.
Der PID-Steuerungsbetragberechnungsbereich 33 multipliziert entsprechende Daten­ werte, die von dem Fehlerberechnungsbereich 21, der Quadrierschaltung 23 und dem Integrationsberechnungsschaltungen 24 gesendet werden, mit entsprechenden Koeffi­ zientenwerten und berechnet einen Steuerungsbetrag mittels eines Gewichtungsvor­ gangs, in dem Additionen und Subtraktionen vorgenommen werden. Das Ausgangssig­ nal davon wird an den PWM-Berechnungsbereich 34 gesendet.
Der PWM-Berechnungsbereich 34 erzeugt ein PWM-Signal, aus 256 Stufen, dessen Tastgrad in Abhängigkeit eines Kontrollbefehls aus dem PID-Steuerungsbetragberech­ nungsbereich 33 variiert und gesteuert wird, und sendet das PWM-Signal als ein Steue­ rungssignal an einen Motortreiber 35.
Der Motortreiber 35 besitzt eine Halbbrückenanordnung unter Verwendung eines Satzes von Halbleiterschaltelementen (FET, etc.), wobei entsprechende Schaltelemente so ge­ steuert werden, um jeweils im Gegentakt auf Empfang eines Kontrollsignals von dem PWM-Berechnungsbereich 34 hin geschaltet zu werden, wodurch der Motorstrom ge­ steuert wird.
Fig. 8 ist ein Zeitablaufdiagramm, das die wesentlichen Teile des Betriebs der Schaltung zeigt, wobei die Bedeutung entsprechender Signale wie folgt ist:
  • - [CK] ist ein Referenztaktsignal, das von dem Oszillator 30 erzeugt wird.
  • - [CNT] ist der Inhalt der Berechnung eines Zählers (wird später beschrieben), der in dem PWM-Berechnungsbereich 34 vorgesehen ist.
  • - [CNT0] ist eine Detektionssignalanweisung, die kennzeichnet, ob der Inhalt der CNT-Berechnung Null ist oder nicht (wobei die H-pegeligen Signale eine Null-Detektion zeigen).
  • - [PID_stat] ist ein Status einer PID-Berechnung (während der Berechnung und der Bestimmung des Steuerungsbetrags).
  • - [SS_Itch] ist ein Signal für ein Latch des Steuerungsbetrags.
  • - [SS] ist der Inhalt des Steuerungsbetrags (SSn-1, SSn).
Der Steuerungsbetrag kennzeichnet ferner den Betrag der Anweisung, die nach der PID-Berechnung bestimmt wird und die zu dem PWM-Berechnungsbereich 34 gesendet wird.
Wie in den Zeichnungen gezeigt ist, wird, wenn der Inhalt der Berechnung des CNT sich von [255] auf [0] ändert und zum Anfangspunkt zurückkehrt, das Signal CNT0 H-pegelig synchron zum Zeitpunkt, wenn ein Signal CK ansteigt, und der PID-Steuerungsbetrag­ berechnungsbereich 33 nimmt die Daten zu diesem Zeitpunkt auf. Der Steuerungsbe­ trag wird bestimmt, nachdem die oben beschriebene Gewichtungsberechnung beendet ist.
Ferner ändert sich der Steuerungsbetrag von SSn-1, dem bis dahin aktuellen Wert, auf einen neuen Wert SSn im Zeitpunkt, wenn das Signal SS_Itch ansteigt (hierbei kenn­ zeichnet der Index n eine natürliche Zahl, die im Laufe der Zeit anwächst). Ferner ist das Signal SS_Itch ein invertiertes Signal (logisch negiertes Signal) des Signals CNT0.
Fig. 9 zeigt ein Ausführungsbeispiel des PWM-Berechnungsbereichs 34. Das Signal CK wird zu einem Taktsignaleingangsanschluss (CLK) des PWM-Zählers (8-Bit-Binärzähler) 39 gesendet. Das Ausgangssignal (der Inhalt der Berechnung ist [CNT], wie zuvor be­ schrieben wurde) des entsprechenden Zählers wird zu einem 8-Bit-Eingangsanschluss [P] des Komparators (Identitätskomparators) für einen Koinzidenzvergleich gesendet, und wird gleichzeitig an ein L-aktives 8-Eingang- und L-aktives 1-Ausgang-UND- (logisches Produkt)Gatter 41 gesendet.
Der Steuerungsbetrag 55 (8-Bit-Daten) von dem PID-Steuerungsbetragberechnungs­ bereich 33 wird in den anderen 8-Bit-Eingangsanschluss (Q) des Komparators 40 über ein 8-Eingangs/Ausgangs-D-Flip-Flop 42 (Oktal D-Typ Flip-Flop) eingespeist. Der ent­ sprechende Komparator 40 vergleicht die jeweiligen Bits von [P] und [Q] stellenweise miteinander. Wenn alle Bits zueinander gleich sind, wird ein Ausgangssignal (ist mit ei­ nem Querstrich auf [P = Q] in den Zeichnungen gekennzeichnet), das ein L-pegeliges Signal ist, zu dem L-aktiven 2-Eingang- und L-aktiven 1-Ausgang-ODER-Gatter 43 ge­ sendet.
Da ferner der Steuerungsbetrag 55 aus dem PID-Steuerungsbetragberechnungsbereich 33 an das L-aktive 8-Eingang- und L-aktive 1-Ausgang-UND-Gatter 44 gesendet wird, wird eine Null-Detektion des Steuerungsbetrags ausgeführt (d. h. es wird detektiert, ob die entsprechenden Bits auf Null gesetzt sind oder nicht), und das Detektionssignal wird zu den verbleibenden Eingangsanschlüssen des oben beschriebenen ODER-Gatters 43 gesendet.
Wenn der Berechnungsinhalt des PWM-Zählers 39 gleich Null ist, werden alle Eingänge des UND-Gatters 41 auf L-Pegel gesetzt, wobei das Ausgangssignal gleichzeitig L-pegelig wird. Das Signal entspricht dem oben beschriebenen [CNT0] und ist ein Signal zur Bestimmung des Anfangspunkts der PID-Berechnung. Da der Anfangspunkt der Be­ rechnung der Zeitpunkt ist, an dem sich der Signalpegel vom H-Pegel auf L-Pegel än­ dert, wie in den Zeichnungen gezeigt ist, wenn das Signal über ein L-aktives NICHT- Gatter 45 invertiert wird, ist es jedoch möglich, ein Signal zu erhalten (dieses wird als "STT" bezeichnet), das den Beginn der Berechnung zum Zeitpunkt zeigt, wenn das Sig­ nal sich vom L-Pegel zum H-Pegel ändert. Ferner wird im darauffolgenden Schritt das Ausgangssignal des UND-Gatters 41 zu dem Taktsignaleingangsanschluss (CLK) des D-Flip-Flop 46 gesendet.
In dem D-Flip-Flop 46 wird ein H-pegeliges Signal am D-Eingangsanschluss bereitge­ stellt und ein Ausgangssignal (dieses wird als "S_PWM" bezeichnet) wird am Q-Aus­ gangsanschluss als ein PWM-Signal erhalten. Ferner wird ein von diesem Signal abge­ leitetes Signal zu einem Kontroll- bzw. Steuerungssignal (beispielsweise ein Gate- Ansteuerungssignal für einen FET) für das Schaltelement (nicht gezeigt), das den Mo­ tortreiber 35 bildet. Ferner ist das D-Flip-Flop 46 mit einem CLEAR-Anschluss mit einem L-aktiven Eingang versehen (dies wird durch einen Querstrich auf dem [CLR] in der Zeichnung gekennzeichnet), wobei eine CLEAR-Funktion auf Empfang eines L- pegeligen Signals von dem oben beschriebenen ODER-Gatter 43 ausgeführt wird. Das heißt, das Zurücksetzen wird ausgeführt, wenn der Komparator 40 eine Koinzidenz de­ tektiert oder das UND-Gatter 44 eine Null detektiert.
Obwohl dies nicht dargestellt ist, sind der PWM-Zähler 39, der Komparator 40 und die D-Flip-Flops 42 und 46 so gestaltet, dass diese bei einem EINSCHALT-Reset-Signal zu­ rückgesetzt werden, das unmittelbar nach Abschalten der Spannung erzeugt wird.
Fig. 10 ist ein Zeitablaufdiagramm, das die Betriebsweise des PWM-Berechnungs­ bereichs 34 beschreibt, wobei die Bedeutung der entsprechenden Signale so ist, wie es zuvor beschrieben wurde. So zeigt [CNT] den Inhalt der Berechnung, [Qn] kennzeichnet einen Zählerwert entsprechend dem Steuerungsbetrag SSn.
Fig. 10 zeigt den Steuerungsbetrag SS in zwei Fällen, um den Unterschied deutlich zu machen. Im ersten Fall ist SS nicht Null, wohingegen im zweiten Fall SS gleich Null ist.
Das heißt, wenn der Steuerungsbetrag ungleich Null ist, ist es möglich, ein Signal mit einer Breite zu erhalten, das auf L-Pegel abfällt zum Zeitpunkt, wenn der Inhalt [Qn] der Berechnung sich entsprechend dem Steuerungsbetrag SS ändert, nachdem das Signal S_PWM auf H-Pegel von dem Zeitpunkt an ansteigt, wenn das Signal CNT0 auf H-Pe­ gel ansteigt. Dies liegt daran, dass der Ausgang Q des D-Flip-Flop 46, das zuvor be­ schrieben wurde, an dem Zeitpunkt ansteigt, wenn sich das Signal CNT0 vom L-Pegel auf H-Pegel bezüglich des Takteingangssignals in das D-Flip-Flop 46 ändert, und das entsprechende D-Flip-Flop wird durch ein L-pegeliges Signal zurückgesetzt, wenn der Komparator 40 eine Koinzidenz zwischen dem Berechnungsinhalt des PWM-Zählers 39 und dem Steuerungsbetrag detektiert.
Wenn andererseits der Steuerungsbetrag gleich Null ist, bleibt das Signal S_PWM auf L-Pegel, da der Ausgang des UND-Gatters 44 auf L-Pegel ist und dieses zu einem CLEAR-Signal des D-Flip-Flop 46 wird. Daher ist es möglich, den Pegel des PWM- Signals in genauer Weise in dem L-Pegel, an dem der Steuerungsbetrag gleich Null ist, überzuführen.
Anschließend wird eine Beschreibung des Aufbaus entsprechender Bereiche der oben genannten Schaltung gegeben.
Fig. 11 zeigt ein Ausführungsbeispiel des Fehlerberechnungsbereichs 21.
Die 8-Bit-Sollwertdaten TG werden zunächst in eine Registerschaltung 47 eingespeist. Ferner wird in dieser Schaltung ein D-Flip-Flop (Oktal D-Typ Flip-Flop) mit 8-Bit-Eingang und -Ausgang verwendet, und das oben beschriebene Berechnungsstartsignal STT wird an den Taktsignaleingangsanschluss (CLK) angelegt, wobei das 8-Bit-Q-Aus­ gangssignal zu den A-Eingangsanschlüssen (A0 bis A7) eines 8-Bit-Volladdierers 48 gesendet wird.
Andererseits werden die 8-Bit-Momentanwertdaten (im weiteren als "[CV]" bezeichnet) in eine Registerschaltung 49 eingespeist. In dieser Schaltung wird ebenfalls ein D-Flip- Flop (Oktal D-Typ Flip-Flop) mit 8-Bit-Eingang und -Ausgang verwendet, und das oben beschriebene Berechnungsstartsignal STT wird an den Taktsignaleingangsanschluss (CLK) angelegt. Ferner wird das 8-Bit-Ausgangssignal zu den B-Eingangsanschlüssen (B0 bis B7) des 8-Bit-Volladdierers 48 gesendet, nachdem es eine Bit-Invertierschaltung 50 (aufgebaut aus acht NICHT-Gattern) durchlaufen hat.
Das Additionsergebnis des 8-Bit-Volladdierers 48 wird von den 8-Bit-Ausgangsan­ schlüssen (Σ0 bis Σ7) zu dem 8-Bit-Eingangsanschluss einer Logikschaltung 41 gesen­ det. Zusätzlich wird das Ausgangssignal eines Übertragsanschlusses (Co) an den Steu­ ereingangsanschluss [X] der Logikschaltung 41 über ein NICHT-Gatter 52 zugeführt und gleichzeitig an einen Übertrageingangsanschluss (Ci) des 8-Bit-Volladdierers 53 gesen­ det. Ferner wird der Übertragseingangsanschluss [Ci] des 8-Bit-Volladdierers 48 auf L- Pegel gesetzt.
In der Logikschaltung 51 werden die von dem 8-Bit-Ausgangsanschluss [Y] erhaltenen Daten in Reaktion auf den Signalpegel von [X] bestimmt, wobei, wenn [X = 1] (d. h., wenn das Ausgangssignal des NICHT-Gatters 52 H-pegelig ist) Bit-invertierte Daten am 8-Bit- Eingang bei [Y] erhalten werden (dieser dient als ein Inverter [INV]), und wenn [X = 0] werden die Daten als 8-Bit-Eingang bei [Y] unverändert erhalten (dies dient als ein Puf­ fer [Buff]). Ferner umfasst die Schaltung beispielsweise acht Exklusiv-ODER-Gatter (Ex-ODER) mit zwei Eingängen und ist somit eine Schaltung, die zur Negationsverar­ beitung zusammen mit dem NICHT-Gatter 52 erforderlich ist (abhängig von der Ver­ wendung zweier Komplemente für die Subtraktion). Ferner wird ein Signal, das von dem Übertragsausgangsanschluss [Co] des 8-Bit-Volladdierers 48 erhalten wird, als ein Sig­ nal verwendet (dies wird als [CW/CCW] bezeichnet), das die Rotationsrichtung eines Motors kennzeichnet.
Obwohl in den 8-Bit-Volladdierer 53 8-Bit-Daten aus dem Ausgangsanschluss [Y] der oben beschriebenen Logikschaltung 51 in die Eingangsanschlüsse (A0 bis A7) einge­ speist werden, werden die B-Eingangsanschlüsse (B0 bis B7) gemeinsam auf L-Pegel gesetzt. Daten, die aus den 8-Bit-Ausgangsanschlüssen (Σ0 bis Σ7) erhalten werden, werden in einen 8-Bit-Eingangsanschluss [P] eines Größenkomparators 54 zum Verglei­ chen von Größen (dieser Komparator umfasst die oben beschriebene Komparator­ schaltung 27) und in den 8-Bit-Eingangsanschluss der Logikschaltung 55 eingespeist.
8-Bit-Daten aus dem Totbereichfestlegungsbereich 28 werden zu dem anderen 8-Bit- Eingangsanschluss [Q] des Größenkomparators 54 zugeführt. Ferner wird der Festset­ zungsbereich der in Hinsicht auf die Steuerung der optischen Achse im Totbereich zu­ lässig ist, in dem Totbereichfestlegungsbereich 28 im Voraus reguliert.
Wenn der Datenwert des P-Eingangs kleiner als der Datenwert des Q-Eingangs ist, d. h., wenn der Fehler nicht im Totbereich liegt, gibt der Größenkomparator 54 ein Sig­ nal aus, das auf H-Pegel gesetzt ist, und das Signal wird zu dem Steuerungseingangs­ anschluss [X] der Logikschaltung 55 über das NICHT-Gatter 56 gesendet. Wenn ferner ein Fehlerwert im Totbereich liegt, liegt das optische Signal des NICHT-Gatters 56 auf L- Pegel. Diesem Ereignis wird Aufmerksamkeit geschenkt und es wird ein Querstrich auf [DB] in der Zeichnung angebracht.
In der Logikschaltung 55 werden von dem 8-Bit-Ausgangsanschluss [Y] erhaltene Daten gemäß den Zuständen der Signalpegel von [X] bestimmt, wobei, wenn [X = 1] (d. h., das Ausgangssignal des NICHT-Gatters 56 ist auf H-Pegel) die 8-Bit-Eingangsdaten bei [Y] unverändert erhalten werden (dies fungiert als ein Puffer [Buff]) und wenn [X = 0], werden die Daten von [Y] gleich Null [Y = 0]. Ferner werden in dieser Schaltung entsprechende Signale einzelner Stellen von den 8-Bit-Ausgangsanschlüssen (Σ0 bis Σ7) des Vollad­ dierers 53 zu einem Eingangsanschluss der entsprechenden Gatter gesendet, indem beispielsweise acht UND-Gatter mit zwei Eingängen verwendet werden und Ausgangs­ signale des NICHT-Gatters 56 werden zu den anderen Eingangsanschlüssen zugeführt.
Die 8-Bit-Daten, die von dem Ausgangsanschluss [Y] der Logikschaltung 55 erhalten werden, sind Fehlerdaten [Er] (im Totbereich ist der Fehler allerdings Null).
Fig. 12 und Fig. 13 zeigen ein Ausführungsbeispiel einer Differentialberechnungsschal­ tung 22, wobei die 8-Bit-Momentanwertdaten [CV], die durch Durchlaufen der A/D- Wandlerschaltung 38, von dem Positionsdetektor 37 herkommend, digitalisiert werden, zu einem 8-Bit-Register 57 und zu einem 12-Bit-Volladdierrer 59 gesendet werden.
Es werden integrierte Schaltungen (ICs) (beispielsweise ein Oktal-D-Typ Flip-Flop mit Clear: entspricht dem 74HC273), die mit 8-D-Flip-Flops versehen sind, für das 8-Bit- Register 57 verwendet, und die entsprechenden D-Flip-Flops werden parallel angeord­ net, wobei die Daten der entsprechenden Bits in den D-Eingangsanschluss eingespeist werden. Ferner wird das oben beschriebene Berechnungsstartsignal (STT) an den Takt­ signaleingangsanschluss (CLK) angelegt.
Ferner ist ein 8-Bit-Register 58, in das der Q-Ausgang des 8-Bit-Registers 57 einge­ speist wird, an der rückwärtigen Stufe des 8-Bit-Registers 57 vorgesehen. Mit dem 74HC273 äquivalente ICs werden für das 8-Bit-Register 58 verwendet, wobei die Daten der entsprechenden Bits in den D-Eingangsanschluss der entsprechenden D-Flip-Flops eingespeist werden. Ferner wird das Berechnungsstartsignal (STT) an den Taktsignal­ eingangsanschluss (CLK) des Registers 58 angelegt.
Daher ist der den Momentanwert des Motors zum Zeitpunkt [tk] repräsentierende Inhalt als [f(tk)] in Übereinstimmung mit der Funktionsnotation gekennzeichnet, das 8-Bit- Register 57 der ersten Stufe empfängt die entsprechenden Daten, wobei die Daten [f(tk-1)] (in der Klammer ist ein Index [k-1] eines diskreten Zeitwerts zu [t] hinzugefügt) für ei­ ne Zeiteinheit vor dem aktuellen Punkt als ein Ausgangssignal erhalten werden, und Daten [f(tk-2)] (in der Klammer ist ein Index [k-2] eines diskreten Zeitwerts zu [t] hinzu­ gefügt) für zwei Zeiteinheiten vor dem aktuellen Punkt werden als Ausgangssignal des 8-Bit-Registers 58 der nächsten Stufe erhalten.
In dem 12-Bit-Volladdierer (59) (beispielsweise ein 4-Bit-Binärvolladdierer, der sich aus drei Elementen zusammensetzt, die äquivalent zum 74HC283 und parallel zueinander angeordnet sind) werden die Momentanwertdaten CV in die 1-ten bis 8-ten Bit-Ein­ gangsanschlüsse [A1] bis [A8] der A-Eingangsanschlüsse A0 bis A11) und in die 0-ten bis 7-ten Bit-Anschlüsse [B0] bis [B7] der B-Eingangsanschlüsse eingespeist. Das heißt, [2.f(tk)], das durch Rechtsverschieben der Daten CV verdoppelt wird, wird in den A-Ein­ gang eingespeist und die Daten CV werden unverändert in den B-Eingang eingespeist (d. h., [f(tk)]) und 12-Bit-Daten aus [2.f(tk) + f(tk) = 3.f(tk)] werden an den Ausgangsan­ schlüssen (Σ0 bis Σ11) des Volladdierers 59 ausgegeben. Ferner werden L-pegelige Signale zum Übertragseingangsanschluss (Ci), zu einem Anschluss [A0], zu den An­ schlüssen [A9] bis [A11] (obere 3 Bits) und zu den Anschlüssen [B8] bis [B11] (obere 4 Bits) zugeführt.
Ein 12-Bit-Volladdierer 60, der in der nächsten Stufe angeordnet ist, ist zum Addieren der oben beschriebenen [3.f(tk)] bis [f(tk-2)] und von 8-Bit-Daten ([f(tk-2)]) aus dem 8-Bit- Register 58, die an den Eingängen [A0] bis [A7] der A-Eingangsanschlüsse eingespeist werden, vorgesehen. Gleichzeitig werden 12-Bit-Daten, die von dem oben beschriebe­ nen Volladdierer 59 ausgegeben werden, in die Anschlüsse [B0] bis [B11] des B- Eingangs eingespeist. Ebenso werden L-pegelige Signale an den Anschluss [Ci] und an die Anschlüsse [A8] bis [A11] angelegt.
Die 12-Bit-Daten von [3.f(tk) + f(tk-2)], die ein Ergebnis der Berechnung sind, das der 12- Bit-Volladdierer 16 über die Ausgangsanschlüsse (Σ0 bis Σ11) ausgibt, werden zu den A-Eingangsanschlüssen [A0] bis [A11] des 12-Bit-Volladdierers 61 (vergleiche Fig. 13), der in einer weiteren nächsten Stufe angeordnet ist, gesendet.
Der Q-Ausgang (zeigt [f(tk-1)] an) aus dem 8-Bit-Register 57 wird in die Anschlüsse [B2] bis [B9] der B-Eingangsanschlüsse nach Durchlaufen einer Bit-invertierenden Schaltung 62 (logische Negation) eingespeist. Das heißt, es wird eine Zahl erhalten, die durch das Rechtsverschieben zweier Bits in der B-Eingangsstufe nach Erhalten eines Komple­ ments von 1 (nachdem alle Bits invertiert sind) vervierfacht ist, um den Term [f(tk-1)] mit einem Koeffizienten [-1] (d. h. -4.f(tk-1)) zu multiplizieren. Ferner wird eine Ad­ dition ausgeführt, wobei die obige Zahl zu dem unten beschriebenen Ausdruck [3.f(tk) + f(tk-2)] addiert wird. Das Resultat der Berechnung wird an den Ausgangsan­ schlüssen (Σ0 bis Σ11) ausgegeben. Ferner wird ein L-pegeliges Signal an den An­ schluss [Ci] angelegt und ein H-pegeliges Signal wird an die Anschlüsse [B0], [B1], [B10] und [B11], die sich auf den B-Eingang beziehen, angelegt.
Eine Logikschaltung 63, die in der hinteren Stufe des Volladdierers 61 vorgesehen ist, wird für einen Negationsprozess benötigt und bestimmt, ob ein Komplementbildungs­ prozess ausgeführt wird oder nicht auf der Grundlage, ob der logische Wert eines von dem Übertragsausgangsanschluss [Co] des Volladdierers 61 ausgebebenes (Vorzei­ chen-Bit) Signal [1] oder [0] ist. Das heißt, wenn das Ergebnis der Berechnung eine ne­ gative Zahl ist, kann ein [0]-Signal aus dem Anschluss [Co] erhalten werden, wobei ein Signal (X = 1), das zu [1] durch Invertieren des Signals mittels des NICHT-Gatters 64 umgewandelt wurde, zum Steuereingangsanschluss der Logikschaltung 63 gesendet wird. Daher wird im Falle von [X = 1] das Ergebnis des Invertierens aller Bits (Invertieren von [INV]) an die A-Eingangsanschlüsse (A0 bis A11) des 12-Bit-Volladdierers 65 ge­ sendet und gleichzeitig wird ein 2-er Komplement im Hinblick auf einen negativen Wert erhalten, indem ein Signal mit dem logischen Wert [1], das von dem NICHT-Gatter 64 ausgegeben wird, an den Anschluss [Ci] des Volladdierers 65 gesendet wird. Wenn fer­ ner das Ergebnis der Berechnung eine positive Zahl ist, wird ein Signal [1] von dem An­ schluss [Co] erhalten. Daher wird ein Signal (X = 0), das zu [0] durch Invertieren des Sig­ nals mittels des NICHT-Gatters 64 umgewandelt wurde, zu dem Steuereingangsan­ schluss der Logikschaltung 63 gesendet. Dabei werden im Fall von [X = 0] alle Bits zu den A-Eingangsanschlüssen [A0] bis [A11] des 12-Bit-Volladdierers 65 der nächsten Stufe in unveränderter Weise gesendet (d. h. in diesem Falle dient die Logikschaltung 63 lediglich als ein Puffer [Buff]) und gleichzeitig wird ein Signal mit dem logischen Wert [0], das von dem NICHT-Gatter 64 ausgegeben wird, an den Anschluss [Ci] des Vollad­ dierers 65 gesendet. Ferner kann die Schaltung aus Ex-ODER-Gattern (exklusiv logi­ sche Summe) gebildet sein, die zu allen Bits äquivalent sind (wobei die Anschlüsse Σ0 bis Σ11 des Volladdierers 61 mit einem Eingangsanschluss der entsprechenden Gatter und die Ausgangsanschlüsse des NICHT-Gatters 64 mit den anderen Eingangsan­ schlüssen verbunden sind).
Da ein L-pegeliges Signal an die B-Eingangsanschlüsse [B0] bis [B11] des an der letz­ ten Stufe angeordneten Volladdierers 65 angelegt wird, wird der Ausgang von der oben beschriebenen Schaltung nicht beeinflusst, wobei eine positive Zahl unverändert bleibt und lediglich ein Vorgang des Addierens eines logischen Werts [1] von dem Anschluss [Ci] zu einer negativen Zahl ausgeführt wird (eine Komplementbildung von [1] ist in der Logikschaltung 63 berechnet worden). Anschließend werden 12-Bit-Daten (diese wer­ den als "[Dif]" bezeichnet), die zu dem Ergebnis der Berechnung aus [3.f(tk) - 4.f(tk-1) + f(tk-2)] äquivalent sind, aus den Ausgangsanschlüssen [Σ0] bis [Σ11] erhalten. Ferner ent­ spricht dies einem Zähler aus dem oben beschriebenen Ausdruck (5) (oder es kann an­ genommen werden, dass die Abtastzeit als "Δh = 1/2" betrachtet wird).
Fig. 14 und Fig. 15 zeigen ein Ausführungsbeispiel einer Quadrierschaltung 23, die mit den folgenden Komponenten versehen ist (Zahlen in den Klammern entsprechen den Bezugszeichen in den Zeichnungen).
  • - Taktsignalerzeugungsbereich (66)
  • - D-Flip-Flops (67 bis 70)
  • - Zähler (71)
  • - UND-Gatter (72) mit 2-Eingängen
  • - L-aktives 2-Eingangs- und L-aktives 1-Ausgangs-UND-Gatter (73 bis 75)
  • - NICHT-Gatter (76)
  • - L-aktiver Eingang-NICHT-Gatter (77)
Ein Signal (als [ck2] bezeichnet), das aus dem Taktsignalerzeugungsbereich 66 erhalten wird, wird an den Taktsignaleingangsanschluss (CLK) des D-Flip-Flops 69 angelegt. Ferner werden Flip-Flops mit einem Setzanschluss (in den Zeichnungen ist ein Quer­ strich [  ] an den Zeichen [PR] zu Verdeutlichung hinzugefügt) mit L-aktivem Eingang und eines CLEAR-Anschlusses (in der Zeichnung ist ein Querstrich [  ] an das Zeichen [CLR] zur Verdeutlichung angebracht) mit L-aktivem Eingang für die entsprechenden D- Flip-Flops verwendet, und ein 4-Bit-Binärzähler (beispielsweise ein dem 74HD163 äqui­ valenter Zähler) wird als der Zähler 71 verwendet (dies entspricht dem oben beschrie­ benen Zähler [K]).
In dem D-Flip-Flop 67 wird der D-Eingang H-pegelig gemacht und ein Signal ck2 wird an den CLEAR-Anschluss angelegt. Ferner wird ein Signal, das aus dem Q-quer- Ausgangsanschluss erhalten wird (in den Zeichnungen ist ein Querstrich [  ] an dem Zeichen [Q] hinzugefügt), dem Taktsignaleingangsanschluss (CLK) der D-Flip-Flops 68 der hinteren Stufe und dem CLEAR-Anschluss des D-Flip-Flops 69 zugeführt, und die­ ses wird als ein CLEAR-Signal (Clear) für Schaltungen verwendet, die später beschrie­ ben werden. Ferner wird der Setzanschluss des D-Flip-Flops 67 auf H-Pegel gebracht.
In dem D-Flip-Flop 68 wird der D-Eingang auf H-Pegel gebracht und das Q-Ausgangs­ signal wird als ein Multiplikationssetzsignal (dies wird als [Set] bezeichnet) verwendet. Ferner wird der Setzanschluss des D-Flip-Flop ebenfalls auf H-Pegel gebracht.
In dem D-Flip-Flop 69 wird der D-Eingangsanschluss mit dem Q-Quer- Ausgangsanschluss verbunden und das Q-Quer-Ausgangssignal wird ebenso an den CLEAR-Anschluss des D-Flip-Flop 68 angelegt, wobei dieses als ein Kontrollsignal (Schiebe/Lade-Signal, wird als [Sif] bezeichnet) hinsichtlich der Schieberegister 83 und 84, die später beschrieben werden, verwendet wird. Ferner wird das Q-Ausgangssignal an einen Eingangsanschluss des 2-Eingang-UND-Gatters 72 angelegt. Ferner wird der Setzanschluss des D-Flip-Flop 69 auf H-Pegel gebracht.
In dem D-Flip-Flop 70 wird der D-Eingang auf H-Pegel gebracht, ein Ausgangssignal des UND-Gatters 72 wird an den Taktsignaleingangsanschluss (CLK) angelegt und gleichzeitig wird ein Signal ck2 dem CLEAR-Anschluss zugeführt. Ferner wird das Q-Quer-Ausgangssignal als ein Latch-Taktsignal (dies wird als [ck3] bezeichnet) ver­ wendet.
Das Q-Quer-Ausgangssignal (Sif) des D-Flip-Flop 69 wird dem Taktsignaleingangsan­ schluss (CLK) des Zählers 71 zugeführt und alle Dateneingangsanschlüsse (A bis D) des Zählers 71 werden auf L-Pegel gebracht. Ferner werden im Zusammenhang mit den vier Ausgangsanschlüssen (QA, QB, QC und QD) der QA- und QB-Ausgang mit den entsprechenden Eingangsanschlüssen des UND-Gatters 73 verbunden, und die QC- und QD-Ausgänge werden mit den entsprechenden Eingangsanschlüssen des UND- Gatters 74 verbunden. Ferner wird das Ausgangssignal des Anschlusses D zu dem UND-Gatter 72 gesendet und gleichzeitig dem CLEAR-Anschluss (in den Zeichnungen wird ein Querstrich [  ] dem [CLR] hinzugefügt) des Zählers 71 über das NICHT-Gatter 76 zugeführt. Ferner sind die UND-Gatter 73 bis 75 L-aktive 2-Eingang- und 1-Ausgang- UND-Gatter.
Das Ausgangssignal des UND-Gatters 73 wird einem Eingangsanschluss des UND- Gatters 75 zugeführt, während das Ausgangssignal des UND-Gatters 74 dem anderen Eingangsanschluss des UND-Gatters 75 zugeführt wird. Ferner wird das Ausgangssig­ nal des UND-Gatters 75 dem Taktsignaleingangsanschluss (CLK) des D-Flip-Flop 67 über das NICHT-Gatters 77 zugeführt.
Fig. 15 zeigt eine Schaltungsanordnung eines Teilbereichs, indem eine Quadrierung ausgeführt wird, die mit den folgenden Komponenten versehen ist (Zahlen in den Klam­ mern bezeichnen die Bezugszeichen in den Zeichnungen).
  • - D-Flip-Flop (78)
  • - UND-Schaltungen (79 und 80)
  • - 8-Bit-Volladdierer (81 und 82)
  • - 8-Bit-Schieberegister (83 und 84)
  • - 8-Bit-Register (85 und 86)
Da die 12-Bit-Daten [Dif] in der Differentialberechnungsschaltung 22, die zuvor be­ schrieben wurde, berechnet wurden, muss die Schaltung zu Beginn eine Quadrierung hinsichtlich der entsprechenden Anzahl an Bits durchführen. Wenn jedoch berücksichtigt wird, dass die Schaltungsanordnung im Zusammenhang mit der Beschreibung mit Be­ zug zu der Fig. 4 und Fig. 5 leicht verständlich ist, so ist die folgende Beschreibung auf der Annahme begründet, dass die Anzahl der Bits [8] beträgt (oder es kann angenom­ men werden, dass die Differentialberechnungsschaltung 22 aus Fig. 12 und Fig. 13 aus 8 Bits zusammengesetzt ist).
Zunächst wird die linke Seite der Fig. 15 beschrieben. Die 8-Bit-Geschwindigkeitsdaten, die von der Differentialberechnungsschaltung 22 berechnet werden, werden den A-Ein­ gangsanschlüssen [A0] bis [A7] des 8-Bit-Volladdierers nach Durchlaufen der UND- Schaltung 79 zugeführt. Die UND-Schaltung 79 ist als acht UND-Gatter mit zwei Ein­ gängen aufgebaut, wobei entsprechende Bit-Signale der Geschwindigkeitsdaten einem Eingangsanschluss der entsprechenden Gatter zugeführt werden und Q-Ausgangs­ signale des D-Flip-Flop 78 den anderen Eingangsanschlüssen zugeführt werden.
In dem D-Flip-Flop 78 wird das oben beschriebene Signal ck2 dem Taktsignaleingangs­ anschluss (CLK) zugeführt. Ferner besitzt das Flip-Flop einen L-aktiven Eingangs- Setzanschluss und einen CLEAR-Anschluss (in den Zeichnungen ist ein Querzeichen den entsprechenden Anschlusszeichen zur Verdeutlichung hinzugefügt), wobei die Setzanschlüsse auf H-Pegel gebracht werden. Das oben beschriebene CLEAR-Signal (durch einen darüber liegenden Querstrich bei [CLEAR] bezeichnet) wird jedoch an den CLEAR-Anschluss angelegt. Ferner wird der Ausgang des höchstwertigen Bits eines Schieberegisters 84 (wird später beschrieben) dem D-Eingangsanschluss zugeführt.
Von dem Schieberegister 83 ausgegebene 8-Bit-Daten werden dem B-Eingangs­ anschluss [B0] bis [B7] des Volladdierers 81 zugeführt und das Ergebnis der Addition, das aus den 8-Bit-Ausgangsanschlüssen [Σ0] bis [Σ7] des Volladdierers 81 erhalten wird, wird den Dateneingangsanschlüssen [A] bis [H] des Schieberegisters 83 gesendet. Des Weiteren ist der Übertragsausgangsanschluss [Co] mit dem Übertragseingangsan­ schluss [Ci] des Volladdierers 82 verbunden.
In dem Schieberegister 83 wird einer [S0] der Moduskontrollanschlüsse [S0] und [S1] auf H-Pegel gebracht und das oben beschriebene Signal [Sif] wird in den anderen [S1] eingespeist, wobei das Einladen der Daten oder eine Rechtsverschiebung in Reaktion darauf gesteuert wird, ob das Signal [Sif] H-pegelig oder L-pegelig ist. Ferner werden die aus den Ausgangsanschlüssen [QA] bis [QH] erhaltenen 8-Bit-Daten den D-Eingangs­ anschlüssen [D0] bis [D7] des 8-Bit-Registers 85 zugeführt. Da ferner [QA] das nieder­ wertigste Bit unter den [QA] bis [QH] ist und dessen Stelle sich in alphabetischer Ord­ nung entsprechend [QB], [QC], [QD] . . . erhöht, entspricht dem Vorgang des Rechtsver­ schiebens der oben beschriebenen Linksverschiebung der numerischen Berechnung (siehe Fig. 4 und die dazu gehörige Beschreibung). Wenn die Schieberegister 83 und 84 aus Elementen aufgebaut sind, die eine Verschiebung in beiden Richtungen erlauben (z. B. dem 74HC194 äquivalente Elemente), ist es notwendig, einen Vorgang zur Stellen­ verschiebung beim Rechtsverschieben durchzuführen, indem serielle Eingangsan­ schlüsse (L und R) in der Linksverschiebung und der Rechtsverschiebung in dem Schieberegister 83 L-pegelig gemacht werden, und indem der höchstwertige Anschluss [QH] mit dem seriellen Eingangsanschluss [R] der Rechtsverschiebung des Schiebere­ gisters 84, das später beschrieben wird, verbunden wird. Das oben beschriebene CLEAR-Signal (durch einen darüber liegenden Querstrich in der Zeichnung [CLEAR] dargestellt) wird an den CLEAR-Anschluss des Schieberegisters 83 angelegt. Das glei­ che gilt hinsichtlich der Schieberegister 84 und der 8-Bit-Register 85 oder 86.
Das oben beschriebene Signal ck3 wird an den Taktsignaleingangsanschluss (CLK) des 8-Bit-Registers 85 angelegt und 8-Bit-Eingangsdaten werden an den Ausgangsan­ schlüssen [Q0] bis [Q7] eingeladen, wenn das entsprechende Signal ansteigt. Diese bil­ den die unteren 8 Bits der quadrierten Datenwerte der Geschwindigkeit (als [Dif2] be­ zeichnet).
In der rechten Seite der Fig. 15 werden 8-Bit-Daten, die durch die Differentialberech­ nungsschaltung 62 berechnet sind, zu den A-Eingangsanschlüssen [A0] bis [A7] des 8- Bit-Volladdierers 82 nach Durchlaufen der UND-Schaltung 80 zugeführt. Die UND- Schaltung 80 ist als acht UND-Gattern mit zwei Eingängen aufgebaut, wobei entspre­ chende Bitsignale der Geschwindigkeitsdaten zu einem Eingangsanschluss der ent­ sprechenden Gatter zugeführt werden und das oben beschriebene Multiplikationssetz­ signal [Set] wird zu den anderen Eingangsanschlüssen zugeführt.
Von dem Schieberegister 84 ausgegebene 8-Bit Daten werden an die B-Eingangsan­ schlüsse [B0] bis [B7] des Volladdierers 82 angelegt und das Ergebnis der Addition, das aus den 8-Bit-Ausgangsanschlüssen [Σ0] bis [Σ7] des Volladdierers 82 erhalten wird, wird an die Dateneingangsanschlüsse [A] bis [H] des Schieberegisters 84 gesendet. Der Übertragsausgangsanschluss [Co] des Volladdierers 82 wird nicht verwendet.
In dem Schieberegister 84 wird der Status zum Zuführen eines Signals zu den Modus­ kontrollanschlüssen [S0] und [S1] in gleicher Weise festgelegt, wie im Falle des Schie­ beregisters 83, und das Dateneinladen oder das Rechtsverschieben wird in Reaktion auf den H-Pegel oder L-Pegel des Signals [Sif] gesteuert. Die aus den Ausgangsanschlüs­ sen [QA] bis [QH] erhaltenen Daten werden an die D-Eingangsanschlüsse [D0] bis [D7] des 8-Bit-Registers 86 zugeführt. Der höchstwertige Bit-Anschluss [QH] wird mit dem D- Eingangsanschluss des D-Flip-Flop 78 verbunden. Ferner wird der Eingangsanschluss für serielles Rechtsverschieben [R] mit dem höchstwertigen Bit-Anschluss [QH] des Schieberegisters 83 verbunden und der Eingangsanschluss für das serielle Linksver­ schieben [L] wird auf L-Pegel gebracht.
Ein Signal ck3 wird an den Taktsignaleingangsanschluss (CLK) des 8-Bit-Registers 86 angelegt, und 8-Bit-D-Eingangsdaten werden von den Ausgangsanschlüssen [Q0] bis [Q7] übernommen, wenn das entsprechende Signal ansteigt. Die Daten bilden die obe­ ren 8-Bit der quadratischen Datenwerte der Geschwindigkeit [Dif2].
Daher sind die zueinander übereinstimmenden Abhängigkeiten zwischen den Element­ komponenten der Schaltung und den Elementen, die mit Bezug zu Fig. 4 und Fig. 5 be­ schrieben wurden, wie folgt:
  • - Zähler 71 ⇔ Zähler [K]
  • - Schieberegister 84 ⇔ B-Speicherregister (oberes Register von Rbc)
  • - Schieberegister 83 ⇔ C-Speicherregister (unteres Register von Rbc)
  • - D-Flip-Flop 78 ⇔ [CY-1]-Überwachungsbereich
  • - Volladdierer 81 ⇔ Volladdierer [FA]
Anschließend wird eine Beschreibung der Ausbildung des Bereichs 25 zum Beurteilen des Zustands des Sollwerts und des Momentanwerts und des Integrationsbedingungs­ bestimmungsbereichs 26 gegeben.
Fig. 16 zeigt ein Ausführungsbeispiel des Bereichs 25 zum Beurteilen des Zustands des Sollwerts und des Momentanwerts, der die folgenden Schaltungsbereiche aufweist (Zahlen in den Klammern bezeichnen die Bezugszeichen in der Zeichnung).
  • - Schaltung (87) zum Erfassen der zeitlichen Änderung des Sollwerts
  • - Schaltung (88) zum Erfassen der zeitlichen Änderung des Momentanwerts
Die Schaltung 87 zum Erfassen der zeitlichen Änderung des Sollwerts detektiert eine Änderung des Sollwerts pro Zeiteinheit (ob eine Änderung besteht oder nicht) bei Emp­ fang der 8-Bit-Sollwertdaten TG. Die Schaltung 87 umfasst ein 8-Bit-Register 87a, einen Identitätskomparator 87b und ein Filter 87c. Der Identitätskomparator 87b identifiziert, vergleicht und erfasst die Koinzidenz mit dem 8-Bit-Register 87a.
Das 8-Bit-Register 87a ist aus dem 8-Bit-Eingangs/Ausgangs-D-Flip-Flop (oktales D-Flip-Flop) aufgebaut, wobei die Sollwertdaten an den 8-Bit-D-Eingang angelegt wer­ den. Ferner wird das oben beschriebene Berechnungsstartsignal (STT) an den Taktsig­ naleingangsanschluss (CLK) angelegt und die 8-Bit-Q-Ausgangsdaten werden an den Komparator 87b als der 8-Bit-Q-Eingang gesendet.
Die Sollwertdaten TG werden an den 8-Bit-P-Eingang des Komparators 87b (beispiels­ weise ein zum 74HC688 äquivalenter Typ) geführt. Vom Ausgangsanschluss wird ein Koinzidenzdetektionssignal erhalten, das einen L-Pegel annimmt, wenn die entspre­ chenden Bits des P-Eingangs gleich den entsprechenden Bits des Q-Eingangs sind (in der Zeichnung ist dies durch einen darüber liegenden Querstrich in dem Ausdruck [P = Q] gekennzeichnet). Dieses Signal wird zum Filter 87c gesendet.
Beispielsweise wird ein D-Flip-Flop für das Filter 87c verwendet, wobei das Berech­ nungsstartsignal (STT) dem Taktsignaleingangsanschluss (CLK) zugeführt wird, und ein Koinzidenzdetektionssignal von dem Komparator 87b wird in den D-Eingangsanschluss eingespeist. Ferner wird das Q-Ausgangssignal auf H-Pegel gebracht, wenn eine zeitli­ che Änderung des Sollwerts detektiert wird, und das entsprechende Signal wird einem Eingangsanschluss des NAND-Gatters mit zwei Eingängen (Produkt einer logischen Negation) und einem Eingangsanschluss (L-aktiver Eingangsanschluss) des NAND- Gatters 90 mit zwei Eingängen zugeführt.
Die Schaltung 88 zum Erfassen der zeitlichen Änderung des Momentanwerts detektiert eine zeitliche Änderung des Momentanwerts beim Empfang der 8-Bit-Momentanwert­ daten CV. Wie in der oben beschriebenen Schaltung 87 zum Erfassen einer zeitlichen Änderung des Sollwerts detektiert die Schaltung 88 eine zeitliche Änderung beim Emp­ fang der 8-Bit-Momentanwertdaten [CV], und diese ist mit einem 8-Bit-Register 88a, ei­ nem Identitätskomparator 88b (Identitätskomparator) zum Vergleichen und Erfassen der Koinzidenz und einem Filter 88c versehen.
Das heißt, das 8-Bit-Register 88a besteht aus einem D-Flip-Flop (oktales D-Flip-Flop) und die Momentanwertdaten CV werden an den 8-Bit-Eingangsanschluss angelegt. Ferner wird das oben beschriebene Berechnungsstartsignal (STT) an den Taktsignal­ eingangsanschluss (CLK) angelegt und die 8-Bit-Q-Ausgangsdaten werden zu dem Komparator 88b als ein 8-Bit-Q-Eingang gesendet.
Die Momentanwertdaten werden zu dem 8-Bit-P-Eingang des Komparators 88b (bei­ spielsweise ein zum 74HC688 äquivalenter Typ) gesendet und ein Koinzidenzdetekti­ onssignal, das auf einen L-Pegel gesetzt wird, wird aus dem Ausgangsanschluss erhal­ ten, wenn die entsprechenden Bits des P-Eingangs den entsprechenden Bits des Q-Eingangs gleich sind (in der Zeichnung wird dies durch einen darüber liegenden Querstrich im Ausdruck [P = Q] gekennzeichnet). Dieses Signal wird zu dem Filter 88c gesendet.
Es wird ein D-Flip-Flop für den Filter 88c verwendet, wobei ein Berechnungsstartsignal (STT) dem Taktsignaleingangsanschluss (CLK) zugeführt wird, und ein Koinzidenzde­ tektionssignal aus dem Komparator 88b wird in den D-Eingangsanschluss eingespeist. Das Q-Ausgangssignal geht auf H-Pegel, wenn eine zeitliche Änderung im Momentan­ wert erkannt wird, und das entsprechende Signal wird einem Eingangsanschluss des NAND-Gatters 89 mit zwei Eingängen und dem UND-Gatter 90 mit zwei Eingängen zu­ geführt.
Das Ausgangssignal des NAND-Gatters 89 wird einem Eingangsanschluss des L-aktiven 2-Eingangs- und L-aktiven 1-Ausgang-ODER-Gatter 91 (ein Ausgangssignal des ODER-Gatters 96, das später beschrieben wird, wird dem Eingangsanschluss an der anderen Seite des ODER-Gatters 91 eingespeist) zugeführt. Das Ausgangssignal des UND-Gatters 90 wird dem Kontrollanschluss [C] eines Datenselektors 92 zugeführt.
Ein Eingangssignal zu dem Datenselektor 92 ist ein Frequenzteilersignal, das nach dem Erzeugen des Berechnungsstartsignals (STT) erzeugt wird und das entsprechende Sig­ nal läuft durch eine Frequenzteilerschaltung 93. Das zuerst genannte Signal wird dem Eingangsanschluss [A] und das zuletzt genannte Signal wird dem Eingangsanschluss [B] zugeführt. Der Datenselektor 92 gibt ein Eingangssignal (das ein Frequenzteilersig­ nal von STT ist) für den Anschluss [B] von seinem Ausgangsanschluss aus, wenn der Signalpegel des Kontrollanschlusses [C] auf H-Pegel ist. Andererseits gibt der Daten­ selektor 92 ein Eingangssignal (d. h. STT) für den Anschluss [A] aus dem Ausgangsan­ schluss aus, wenn der Signalpegel des Kontrollanschlusses [C] auf L-Pegel ist. Daher kann das Ausgangssignal aus dem Ausgangsanschluss [Y] als ein Integrationstaktsignal verwendet werden (dies wird als [Ick] bezeichnet).
Wie in Fig. 17 gezeigt ist, wird in dem Integrationsbedingungsbestimmungsbereich 26 ein Signal CW/CCW - (vergleiche Fig. 11), das sich auf die Drehrichtung des oben be­ schriebenen Motors bezieht - dem D-Eingangsanschluss des D-Flip-Flop 94 zugeführt und gleichzeitig wird dieses einem Eingangsanschluss des Exklusiv-ODER- bzw. Logik­ summen-Gatters 95 mit zwei Eingängen zugeführt.
Ein Taktsignal [Sck] wird dem Taktsignaleingangsanschluss (CLK) des D-Flip-Flop 94 nach einer festgelegten Zeitdauer nach dem Beginn der Berechnung zugeführt, wohin­ gegen das Q-Ausgangssignal den verbleibenden Eingangsanschlüssen des Exklusiv- ODER-Gatters 95 zugeführt wird. Das Taktsignal Sck wird in dem PWM-Frequenz­ bestimmungsbereich 31, wie später beschrieben wird, erzeugt und ist das Signal des lo­ gischen Produkts des Taktausgangssignals und des Berechnungsstartsignals (STT) und wird dem Taktsignaleingangsanschluss (CLK) des D-Flip-Flop 94 zugeführt.
Ein Signal, das aus dem L-aktiven Ausgangsanschluss des Exklusiv-ODER-Gatters 95 erhalten wird, wird zu einem Eingangsanschluss des L-aktiven 2-Eingang- und L-aktiven Ausgang-ODER-Gatters 96 zugeführt, und das oben beschriebene Totbereichbestim­ mungssignal DB (durch Hinzufügen eines Querstrichs gekennzeichnet) wird dem ande­ ren Eingangsanschluss zugeführt. Das Ausgangssignal des ODER-Gatters 96 wird als ein Integrations-CLEAR-Signal (in der Zeichnung durch einen über dem Ausdruck [Iclr] liegenden Linie gekennzeichnet) verwendet.
Das Ausgangssignal des ODER-Gatters 96 wird ebenfalls dem Eingangsanschluss des ODER-Gatters 91 in Fig. 16 zugeführt. Hierbei wird die Berechnung einer logischen Summe zwischen dem Ausgangssignal und dem Ausgangssignal des oben beschriebe­ nen NAND-Gatters 89 durchgeführt. Das Ausgangssignal des ODER-Gatters 91 kann als ein Integrations-Pausesignal (in der Zeichnung als ein über [Istp] liegender Quer­ strich gekennzeichnet) verwendet werden.
Daher wird in diesem Aufbau, wenn beide Ausgangssignale aus der Schaltung 87 zum Erfassen einer zeitlichen Änderung des Sollwerts und von der Schaltung 88 zum Erfas­ sen einer zeitlichen Änderung des Momentanwerts auf L-Pegel sind, das Ausgangssig­ nal des UND-Gatters 90 auf L-Pegel gebracht, und das Signal STT wird als ein Integra­ tionstakt in dem Datenselektor 92 gewählt. Wenn beide Ausgangssignale der Schaltung 87 zum Erfassen einer zeitlichen Änderung des Sollwerts und von der Schaltung 88 zum Erfassen einer zeitlichen Änderung des Momentanwerts auf H-Pegel sind, geht das Ausgangssignal des NAND-Gatters 89 auf L-Pegel. Daher wird das Signal Istp L-pege­ lig, wobei ein Integrationspausebefehl erzeugt wird. Wenn das Ausgangssignal der Schaltung 87 zum Erfassen einer zeitlichen Änderung auf L-Pegel ist und das Aus­ gangssignal der Schaltung 88 zum Erfassen einer zeitlichen Änderung auf H-Pegel ist, geht das Ausgangssignal des UND-Gatters 90 auf H-Pegel. Daher wird das Frequenz­ teilersignal des Signals STT als ein Integrationstakt in dem Datenselektor 92 gewählt.
Das Integrations-CLEAR-Signal Iclr geht auf L-Pegel, wenn keine Koinzidenz im Pegel zwischen dem Signal CW/CCW und dem Q-Ausgangssignal des D-Flip-Flop 94 detek­ tiert wird, oder wenn das Signal DB auf L-Pegel ist (d. h., wenn der Fehler im Totbereich liegt). Ferner beurteilen das D-Flip-Flop 94 und das Exklusiv-ODER-Gatter 95, ob die momentane Position des Motors über den Sollwert hinausgeht. Das heißt, wenn die In­ tegration fortgesetzt wird, wenn die momentane Position den Sollwert überschreitet, wird der Integrationswert zu einem sehr großen Wert hinsichtlich eines kleinen Fehlerbe­ trags, wobei die Gefahr besteht, dass eine Schwingung auftritt. Daher wird der Integrati­ onsbetrag auf Null gesetzt, wenn die momentane Position den Sollwert übersteigt.
Fig. 18 zeigt ein Ausführungsbeispiel des Integrationsberechnungsbereichs 24.
Zunächst werden die aktuellen Fehlerdaten [Er] der UND-Schaltung 97 zugeführt. Die Schaltung ist aus acht UND-Gattern mit zwei Eingängen (beispielsweise zum 74HC08 äquivalenten Typen) aufgebaut. Entsprechende Bit-Signale der Fehlerdaten werden in einen Eingangsanschluss der entsprechenden Gatter eingespeist und das oben be­ schriebene Integrationspausesignal Istp (in der Zeichnung durch einen darüber liegen­ den Querstrich gekennzeichnet) wird den anderen Eingangsanschlüssen zugeführt.
Der Verzögerungsverarbeitungsbereich 98 ist so aufgebaut, dass "n" 8-Bit-Register 98_1, 98_2, . . ., 98_n in Reihe miteinander verbunden sind. Ein 8-Bit-Eingangs-Aus­ gangs-D-Flip-Flop (Oktales D-Flip-Flop), das mit einem CLEAR-Anschluss ausgestattet ist, wird in den entsprechenden Registern verwendet. Ein Integrationstakt [Ick] wird den Taktsignal-Eingangsanschlüssen (CLK) der entsprechenden D-Flip-Flops 98_1, 98_2, . . . 98_n zugeführt, und ein Integrations-CLEAR-Signal Iclr wird deren entsprechenden CLEAR-Anschlüssen zugeführt. Bezüglich der Verbindung der entsprechenden D-Flip- Flops werden 8-Bit-Q-Ausgangsdaten der Flip-Flops der vorhergehenden Stufe nach­ einander als ein 8-Bit-D-Eingang für die in den nächsten Stufen angeordneten Flip-Flops gesendet.
Ferner werden 8-Bit-Q-Ausgangsdaten der entsprechenden D-Flip-Flops ebenfalls zu dem Datenselektor 99 gesendet, wobei lediglich ein Q-Ausgangsdatum (8-Bit-Daten), das hierin ausgewählt ist, zu einer Bit-Invertierschaltung 100 gesendet wird. Wenn bei­ spielsweise angenommen wird, dass die Anzahl n der D-Flip-Flops 14 beträgt, ist es möglich, frühere Fehlerdaten aus de 34673 00070 552 001000280000000200012000285913456200040 0002010122841 00004 34554n aktuellen Daten zu erhalten, die äquivalent zu eins zu 14 der Zeiteinheit sind (die Zeit, die durch die Frequenz des Integrationstakts ge­ regelt ist). Eine davon, beispielsweise der 8-Bit-Q-Ausgang aus dem in der letzten Stufe angeordneten D-Flip-Flop, wird ausgewählt, und kann zu der Bit-Invertierschaltung 100 gesendet werden, d. h., da der Datenselektor 99 zum Festlegen der Integrationszeit ver­ wendet werden kann (z. B. kann dieser verwendet werden, um die Integrationszeit in Reaktion auf die Fahrzustände eines Fahrzeuges und Unterschiede in den Fahrzeugty­ pen, auf die der Datenselektor angewendet wird, festzulegen), ist der Datenselektor nicht mehr erforderlich, wenn es nicht notwendig ist, die Festlegung zu ändern, da die festgelegte Zeit vorbestimmt ist - da die D-Flip-Flops mit der Anzahl, durch die die Ver­ zögerungszeit entsprechend der festgelegten Zeit erhalten werden kann, in einer Kette miteinander verbunden sind, und der 8-Bit-Q-Ausgang des in der letzten Stufe angeord­ neten Flip-Flops kann der Bit-Invertierungsschaltung 100 zugeführt werden.
Von der UND-Schaltung 97 ausgegebene 8-Bit-Daten werden dem D-Eingang des Re­ gisters 98_1 (D-Flip-Flop) in der ersten Stufe zugeführt, die den Verzögerungsbearbei­ tungsbereich 98 bildet, und gleichzeitig werden diese den Eingangsanschlüssen [A0] bis [A7] der unteren 8-Bit und den A-Eingangsanschlüssen [A0] bis [A11] eines 12-Bit- Volladdierers 101 zugeführt. Ferner werden alle Eingangsanschlüsse [A8] bis [A11] der oberen 4-Bit auf L-Pegel gebracht.
Ausgangsdaten werden von dem 12-Bit-Register 102 zu den B-Eingangsanschlüssen [B0] bis [B11] des Volladdierers 101 zugeführt, wobei das Ergebnis der Berechnung von den 12-Bit-Ausgangsanschlüssen [Σ0] bis [Σ11] zu den B-Eingangsanschlüssen [B0] bis [B11] des 12-Bit-Volladdierers 103 der nächsten Stufe gesendet werden. Der Über­ tragseingangsanschluss [Ci] des Volladdierers 101 liegt auf L-Pegel.
8-Bit-Daten aus der oben beschriebenen Bit-Invertierschaltung 100 werden in die Ein­ gangsanschlüsse [A0] bis [A7] der unteren 8-Bit unter den A-Eingangsanschlüssen [A0] bis [A11] des Volladdierers 103 eingespeist.
Es werden Integrationsdaten ("[Int]" bezeichnet) von den 12-Bit-Ausgangsanschlüssen [Σ0] bis [Σ11] des Volladdierers 103 erhalten, und die entsprechenden Daten werden zu (D-Eingangsanschlüssen) des 12-Bit-Registers 102 gesendet. Der Übertragseingangsan­ schluss [Ci] des Volladdierers 103 wird auf H-Pegel gebracht.
Somit ist in dem Volladdierer 103 sichergestellt, dass durch Subtraktion vergangener Fehlerdaten, die von dem Verzögerungsverarbeitungsbereich 98 ausgewählt sind, von den Ausgangsdaten des Volladdierers 101 aus der vorhergehenden Stufe eine Fehler­ berechnung in einer zugewiesenen Integrationszeit ausgeführt wird.
Es wird ein D-Flip-Flop mit einem CLEAR-Anschluss für das 12-Bit-Register 102 ver­ wendet, wobei ein Integrationstakt Ick an den Taktsignaleingangsanschluss (CLK) an­ gelegt wird, und ein Integrations-CLEAR-Signal Iclr an den CLEAR-Anschluss angelegt wird. Anschließend werden die obigen Integrationsdaten Int in den 12-Bit- Eingangsanschluss eingespeist, und 12-Bit-Q-Ausgangsdaten werden den B- Eingangsanschlüssen [B0] bis [B11] des Volladdierers 101 zugeführt.
Wenn daher in der Schaltung das Integrationspausesignal Istp auf H-Pegel ist, wird eine Integration auf der Basis des Integrationstakts Ick ausgeführt. Das heißt, die Arbeitsfre­ quenz des Integrierens wird durch den Takt Ick geregelt. Wenn jedoch das Istp auf L- Pegel ist, wird das Ausgangssignal der UND-Schaltung 97 auf Null eingestellt (alle auf L-Pegel).
Fig. 19 zeigt ein Ausführungsbeispiel des PID-Steuerungsbetragberechnungsbereichs 33.
Fehlerdaten Er werden beispielsweise den Eingangsanschlüssen [A0] bis [A8] der unte­ ren 8 Bit der A-Eingangsanschlüsse [A0] bis [A11] des 12-Bit-Volladdierers 104 zuge­ führt, und Integrationsdaten Int werden den B-Eingangsanschlüssen [B0] bis [B11] zu­ geführt. Aus den Ausgangsanschlüssen [Σ0] bis [Σ11] erhaltene Daten werden an die Logikschaltung 105 gesendet, und das Ausgangssignal des Übertragsausgangsan­ schlusses [C0] wird dem Kontroll- bzw. Steuerungsanschluss [X] der Logikschaltung 105 zugeführt. Der Übertragseingangsanschluss [Ci] wird auf L-Pegel gebracht.
In der Logikschaltung 105 wird die Hexadezimalzahl [FFFh], d. h. eine Zahl, die alle Bits setzt, auf den Ausgangsanschluss [Y] ausgegeben, wenn der Signalpegel am Kontroll­ anschluss [X] auf H-Pegel (X = 1) ist. Andererseits werden die Eingangsdaten an dem Ausgangsanschluss [Y] unverändert erhalten, wenn der Signalpegel am Kontrollan­ schluss [X] auf L-Pegel ist, d. h. dieser fungiert als ein Puffer [Buff]. Die Schaltung be­ steht beispielsweise aus zwölf ODER-Gatter mit 2 Eingängen, wobei entsprechende Bit- Signale des Ausgangssignals des Volladdierers 104 einem Eingangsanschluss der ent­ sprechenden Gatter zugeführt werden und das Ausgangssignal des Übertragsaus­ gangsanschluss [Co] den anderen Eingangsanschlüssen zugeführt wird.
Das Ausgangssignal der Logikschaltung 105 wird den A-Eingangsanschlüssen [A0] bis [A11] eines 12-Bit-Volladdierers 106 zugeführt, und die Differenzdaten [Dif2] - d. h., jene quadrierten 12-Bit-Daten, die nach einer Quadrierung erhalten und vervollständigt sind, werden über die Bit-Invertferschaltung 107 den B-Eingangsanschlüssen [B0] bis [B11] des entsprechenden Volladdierers zugeführt.
Die unteren 8-Bit-Daten (Anschlüsse [Σ0] bis [Σ7]) der 12-Bit-Ausgangsanschlüsse [Σ0] bis [Σ11] des Volladdierers 106 werden zu der Logikschaltung 108 gesendet, und die oberen 4-Bit-Daten ([Σ8] bis [Σ11]) werden an eine ODER-Schaltung 109 gesendet. Das Ausgangssignal des Übertragsausgangsanschlusses [Co] des Volladdierers 106 wird an ein L-aktives 2-Eingangs/1-Ausgangs-ODER-Gatter 110 und an ein UND-Gatter mit zwei Eingängen 111 gesendet. Ferner wird der Übertragseingangsanschluss [Ci] auf H- Pegel gebracht.
Das oben beschriebene Signal [DB] (durch Hinzufügen eines Querstriches gekenn­ zeichnet) wird in das ODER-Gatter 110 eingespeist und das Ausgangssignal wird dem Kontrollanschluss [X] der Logikschaltung 108 zugeführt.
Die Logikschaltung 108 ist so aufgebaut, dass diese die Eingangsdaten von dem Aus­ gangsanschluss [Y] unverändert ausgibt (d. h. es fungiert als ein Puffer [Buff]), wenn der Signalpegel an dem Kontrollanschluss [X] auf H-Pegel ist. Andererseits gibt die Logik­ schaltung 108 am Ausgangsanschluss [X] Null aus (d. h. Y = 0), wenn der Signalpegel an dem Kontrollanschluss [X] auf L-Pegel ist. Die Schaltung 108 ist aus acht UND-Gattern mit 2-Eingängen aufgebaut, wobei entsprechende Bit-Signale der Ausgangsdaten des Volladdierers 106 an einen Eingangsanschluss der entsprechenden Gatter und ein Aus­ gangssignal des ODER-Gatters 110 an die anderen Eingangsanschlüsse angelegt wird.
Das ODER-Gatter 109 erhält ein Signal einer logischen Summe hinsichtlich der Aus­ gangsanschlüsse [Σ8] bis [Σ11] des Volladdierers 106 und sendet diese an das UND- Gatter 111 mit 2-Eingängen.
Die Ausgangsdaten der Logikschaltung 108 werden ferner an eine Logikschaltung 112 gesendet. Der Aufbau dieser Logikschaltung 112 ist nahezu der gleiche als jener der oben beschriebenen Logikschaltung 105. Das Ausgangssignal des oben beschriebenen UND-Gatters 111 wird jedoch dem Kontrollanschluss [X] der Logikschaltung 102 zuge­ führt, wobei, wenn [X = 1], eine Hexadezimalzahl [FFh] von dem Anschluss [Y] ausgege­ ben wird.
Aus dem Ausgangsanschluss [Y] der Logikschaltung 112 erhaltene 8-Bit-Daten entspre­ chen dem Steuerungsbetrag SS. Wie aus der obigen Beschreibung ebenfalls hervor­ geht, kann der Steuerungsbetrag SS von der gewichteten Addition (d. h. erhalten wer­ den, indem der Steuerungsbetrag von [Er + (b/a).Int + (c/a).Dif2 = SS] oder [a.Er + b + b.Int + c.Dif2 = SS], wobei [a ≠ 0] nach vorherigem Festlegen von Gewichtungsko­ effizienten a, b und c auf der Basis von experimentellen Ergebnissen und Simulationen berechnet wird) mit Bezug zu Fehlerdaten Er, Integrationsdaten Int und Differentiations­ daten Dif2 erhalten werden. Im Hinblick auf ein Vermeiden eines Anwachsens der Schaltungsanordnung ist es jedoch vorzuziehen, dass die Gewichtung für einen Ge­ wichtungsvorgang auf der Grundlage lediglich des Festlegens der Bit-Verschiebung ausgeführt wird (n-ter Potenz von 2 oder -(n-ter) Potenz von 2). Das heißt in einem Verfahren zum optionalen Festlegen eines Gewichtungskoeffizienten unter Verwendung eines Addierers oder eines Multiplizierers wird die Anzahl der Schaltungselemente zwangsläufig größer.
Fig. 20 zeigt ein Ausführungsbeispiel des PWM-Frequenzbestimmungsbereichs 31.
Das Ausgangssignal [CK] des oben beschriebenen Oszillators 30 wird dem Taktsignal­ eingangsanschluss (CLK) eines 8-Bit-Binärzählers 113 und gleichzeitig dem Eingangs­ anschluss [B] eines Datenselektors 116 zugeführt.
Das 8-Bit-Ausgangssignal des 8-Bit-Binärzählers 113 wird dem P-Eingangsanschluss eines Komparators 114 zum Vergleichen und Detektieren von Koinzidenzen (d. h. Iden­ titäts-Komparator) zugeführt.
Ein 3-Bit-Binärzähler 117 zählt ein Berechnungsstartsignal STT, das dem Taktsignalein­ gangsanschluss (CLK) zugeführt wird, und sendet den Zählerausgang zu einem 3-8- Dekoder 119. Ferner werden die folgenden Signale dem CLEAR-Anschluss des Zählers 117 über ein ODER-Gatter 118 mit 4-L-aktiven Eingängen und 1-Ausgang zugeführt.
  • - [TM] = Signal, das zeigt, ob eine zeitliche Änderung im Sollwert detektiert wird.
  • - [CM] = Signal, das zeigt, ob eine zeitliche Änderung im Momentanwert detektiert wird.
  • - [DB] = Signal, das anzeigt, ob ein Fehler im Druckbereich liegt, wie zuvor beschrieben wurde.
  • - [ED] = Signal, das anzeigt, ob sich das Vorzeichen des Fehlers geändert hat.
Ferner kann, wie in den Zeichnungen gezeigt ist, durch Anbringen eines Querstriches an den entsprechenden Signalen ein positives Detektionsergebnis erhalten werden, wenn das Signal auf L-Pegel ist. Zu dieser Zeit wird der 3-Bit-Binärzähler 117 zurückgesetzt. Ferner ist es möglich, das [TM] und [CM] auf der Basis des Ausgangssignals aus den Schaltungen 87 und 88 zum Detektieren einer zeitlichen Änderung (vergleiche Fig. 16) zu erhalten, und es ist möglich, das [ED] aus dem Vorzeichen Bit der Fehlerdaten Er zu ermitteln.
Das Ausgangssignal des 3-Bit-Binärzählers 117 wird an ein NAND-Gatter 120 mit 3-L- aktiven Eingängen gesendet, und das Ausgangssignal des entsprechenden Gatters wird zum Kontrollanschluss [C] eines Datenselektors 116 gesendet. Ferner wird ein Signal, das anzeigt, ob der Steuerungsbetrag SS vorhanden ist, an einen ENABLE-Anschluss (nicht gezeigt) des 3-Bit-Binärzählers 117 angelegt. Wenn der Steuerungsbetrag SS nicht Null ist, arbeitet der Zähler.
Der 3-8-Dekoder 119 sendet 8-Bit-Daten (die lediglich ein bestimmtes Bit zu [1] machen) entsprechend dem 3-Bit-Signal zu dem Q-Eingangsanschluss des oben beschriebenen Komparators 114.
In dem Komparator 114 wird ein Ausgangssignal (durch einen über [P = Q] liegenden Querstrich gekennzeichnet), das L-pegelig wird, erhalten, wenn eine Koinzidenz hin­ sichtlich der entsprechenden Daten des P-Eingangsanschlusses und des Q-Eingangsanschlusses detektiert wird, und das entsprechende Signal wird dem CLEAR- Anschluss (durch Hinzufügen eines Querstriches [CLR] gekennzeichnet) des 8-Bit- Binärzählers 113 zugeführt, und gleichzeitig wird dieses dem Eingangsanschluss [A] des Datenselektors 116 über ein NICHT-Gatter 115 mit L-aktivem Eingang gesendet.
Der Datenselektor 116 ist so aufgebaut, dass dieser ein Signal des Eingangsanschlus­ ses [B] auswählt, wenn der Signalpegel an dem Kontrollanschluss [C] auf H-Pegel ist, und nimmt dieses am Ausgangsanschluss [Y] (Y = B) auf. Andererseits wählt der Daten­ selektor 116 ein Signal an dem Eingangsanschluss [A], wenn der Signalpegel an dem Kontrollanschluss [C] auf L-Pegel ist und übernimmt dieses an dem Ausgangsanschluss [Y]. Das hierin ausgewählte Signal ist ein Taktsignal [Sck].
Daher wird in dieser Schaltung das Signal CK von dem 8-Bit-Binärzähler 113 gezählt, und in dem Komparator 114 während die gezählten Daten und die festgelegten Daten, die über den 38-Dekoder aus dem 3-Bit-Binärzähler 117 erhalten werden, miteinander verglichen. Wenn der Ausgang des 3-Bit-Binärzählers 119 Null ist, wird das Taktsignal [CK] ausgewählt, und wenn der Ausgang des Zählers 119 nicht Null ist, wird ein Signal ausgewählt mit einer Pulsbreite, die durch die oben beschriebenen festgesetzten Daten geregelt wird.
In Fig. 8 und Fig. 10 wird für eine Vereinfachung der Beschreibung ein Taktsignal [CK], das von dem Oszillator 30 erzeugt wird, verwendet, um den Funktionsablauf zu be­ schreiben (d. h., es wird angenommen, dass die Taktfrequenz konstant ist). In der Tat regelt das Signal [Sck] die PWM-Frequenz. Beispielsweise gibt es in Fig. 9 kein Prob­ lem, wenn das Signal [CK] durch ein Signal [Sck] ersetzt wird.
Da ferner der Bereich 32 lediglich Signale bereitstellt, die zum Betrieb der entsprechen­ den Schaltungsbereiche notwendig sind, etwa das Aussenden des Signals [Sck] zu dem PWM-Berechnungsbereich 34 und zu dem Integrations-Bestimmungsbereich 26, wird die Beschreibung und die Darstellung dessen weggelassen.
Wenn eine derartige Anordnung, wie sie beispielsweise in Fig. 11 gezeigt ist, (vergleiche die Volladdierer 48, 53 und die Logikschaltung 51 und das NICHT-Gatter 52) in Bezug zu einem Subtraktionsvorgang [A-B] der digitalen Beträge [A] und [B] verwendet wird, wird jeweils ein Addierbereich, der ein 2er-Komplement verwendet, und ein Konversi­ onsbereich, der ein Komplement in einen Anti-Algorithmus umwandelt, notwendig, wo­ bei, wenn die Effizienz der Anwendung von Gattern nicht zufriedenstellend ist, es vorzu­ ziehen ist, den in Fig. 21 gezeigten Aufbau zu verwenden, um die Effizienz zu verbes­ sern. Das heißt, 8-Bit-Daten [A0] bis [A7] werden zu einem 8-Bit-Eingangsanschluss ei­ nes Größenkomparators (m-Komparator) 121 und ebenfalls entsprechend zu Eingangs­ anschlüssen von acht Ex-ODER-Gatter zugeführt, die eine Schaltung 122 für eine ex­ klusive logische Summe bilden. Ferner werden 8-Bit-Daten [B0] bis [B7] an den anderen 8-Bit-Eingangsanschluss des Größenkomparators 121 angelegt, und werden ebenfalls jeweils an die Eingangsanschlüsse von acht Ex-ODER-Gattern angelegt, die eine Schaltung 123 für eine exklusive logische Summe bilden. Der Größenkomparator 121 vergleicht die entsprechenden Eingangsdaten hinsichtlich ihrer Größe, wobei, wenn [A]<[B] ist, ein H-pegeliges Signal ausgegeben wird. Das Ausgangssignal wird zu ent­ sprechenden verbleibenden Eingangsanschlüssen der Exklusiv-Logiksummen- Schaltung 122 zugeführt, und das entsprechende Ausgangssignal wird mittels eines NICHT-Gatters 124 logisch negiert, wobei es in entsprechende verbleibende Eingangs­ anschlüsse der Exklusiv-Logiksummen-Schaltung 123 eingespeist wird.
Ausgangssignale entsprechender Gatter, die Bit-Eingangssignale aus [A0] bis [A3] der Ex-ODER-Gatter empfangen, die wiederum die Exklusiv-Logiksummen-Schaltung 122 bilden, werden an einen 4-Bit-Volladdierer 125 in einer nachfolgenden Stufe gesendet. Das heißt, das Ausgangssignal des Ex-ODER-Gatters, das ein Bit-Eingangssignal Ai (i = 0, 1, 2, 3) empfängt, wird an einen Eingangsanschluss [Ai+1] des Volladdierers 125 angelegt.
Die Ausgangssignale entsprechender Gatter, die Bit-Eingangssignale aus [B0] bis [B3] der Ex-ODER-Gatter empfangen, das die Exklusiv-Logiksummen-Schaltung 123 bilden, werden an einem 4-Bit-Volladdierer 125 gesendet. Das heißt, das Ausgangssignal des Ex-ODER-Gatters, das ein Bit-Eingangssignal aus Bi (i = 0, 1, 2, 3) empfängt, wird an einen Eingangsanschluss [Bi+1] des Volladdierers 125 zugeführt.
In dem Volladdierer 125 bildet ein Anschluss [Ci], an dem eine Spannung VCC angelegt wird, ein Übertragseingangsanschluss, wohingegen [Co] ein Übertragsausgangsan­ schluss ist. Ferner sind [SUM 1 bis 4] 4-Bit-Ausgangsanschlüsse, die das Ergebnis der Addition zeigen.
Ausgangssignale entsprechender Gatter, die Bit-Eingangssignale aus [A4] bis [A7] der Ex-ODER-Gatter empfangen, die die Exklusiv-Logiksummen-Schaltung 122 bilden, wer­ den an einen 4-Bit-Volladdierer 126 gesendet. Das heißt, das Ausgangssignal des Ex- ODER-Gatters, das ein Bit-Eingangssignal aus Ai (i = 4, 5, 6, 7) empfängt, wird einem Ein­ gangsanschluss [Ai-3] des Volladdierers 126 zugeführt wird.
Ausgangssignale entsprechender GATTER, die Bit-Eingangssignale aus [B4] bis [B7] des Ex-ODER-Gatters empfangen, das die Exklusiv-Logiksummen-Schaltung 123 bil­ den, werden an einen 4-Bit-Volladdierer 126 gesendet. Das heißt, das Ausgangssignal des Ex-ODER-Gatters, das ein Bit-Eingangssignal aus Bi (i = 4, 5, 6, 7) empfängt, wird ei­ nem Eingangsanschluss [Bi-3] des Volladdierers 126 zugeführt.
Ferner ist der Volladdierer 126 so gestaltet, dass ein Signal aus dem Übertragsaus­ gangsanschluss [Co] des Volladdierers 125 an den Übertragseingangsanschluss [Ci] des Volladdierers 126 zugeführt wird, und [SUM 1 bis 4] sind 4-Bit- Ausgangsanschlüsse, die das Ergebnis der Addition zeigen.
Wenn daher in dieser Schaltung eine digitale Subtraktion [A-B] ausgeführt wird, ver­ gleicht der Größenkomparator 121 im Voraus [A] mit [B] hinsichtlich der Größe. Folglich wird der größere Ausdruck in die Volladdierer 125 und 126 unverändert eingespeist, und der kleinere Ausdruck wird in die Volladdierer nach Entfernen eines 1-er Komplements eingespeist. Wenn beispielsweise [A]<[B] ist, wird, da der Größenkomparator 121 ein H- Pegel-Signal ausgibt, bei [A] das Bit den Volladdierern zugeführt, nachdem das Bit durch Berechnung der exklusiven logischen Summe mit dem entsprechenden Signal zugeführt wird, und bei [B] das Bit den Volladdierer ohne Änderung bei der Berechnung der exklusiven logischen Summe mit dem L-pegeligen Signal, das von dem NICHT- Gatter 124 ausgegeben wird, zugeführt. Daher werden in diesem Falle die Ausgänge der Additionen, die von den Volladdierern 125 und 126 ausgeführt werden, als ein Aus­ gang gesammelt, um 8-Bit-Daten zu erzeugen (siehe [Sm0 bis Sm7] in der Zeichnung). Die 8-Bit-Daten sind das Ergebnis der Subtraktion [B]-[A] und das Signal, das als ein Vorzeichenbit (siehe [Sgn] in der Zeichnung) von dem NICHT-Gatter 124 erhalten wird, ist auf L-Pegel. Dies bedeutet eine negativen Wert.
Das Ergebnis der Subtraktion, die mittels des Volladdierers erhalten wird, ergibt immer einen positiven Wert und positive und negative Werte können durch ein Vorzeichenbit erhalten werden. Addierer können in einer Lage angehäuft werden, wobei es nicht not­ wendig ist, einen Addierer zum Konvertieren eines 2-er Komplements in dem entspre­ chenden Antialgorithmus vorzusehen.
Letztlich wird eine kurze Beschreibung eines Beispiels des Steuerungsablaufs gegeben, mit dem der Motor mittels eines Mikrocomputers hinsichtlich der Funktion der Abläufe der zuvor beschriebenen Schaltungen mit Bezug zu Flussdiagrammen, die in den Fig. 22 bis Fig. 24 gezeigt sind, angesteuert wird.
Zunächst werden im Schritt S1, vgl. Fig. 22, der Momentanwert und der Sollwert der Motorstellung eingelesen. Anschließend wird die Größe (= |Sollwert - Momentanwert|) des Fehlerbetrags und die Bewegungsrichtung (oder Vorzeichen des Fehlerbetrags) im Schritt S2 berechnet.
Im Schritt S3 wird der Differentialbetrag (D) berechnet und der quadratische Wert [D∧2] wird berechnet. Ferner kann die Differentation ausgeführt werden, indem eine in dem obenbeschriebenen Ausdruck (5) verwendete Differenzformel angewendet wird. Dies kann jedoch in einfacherer Weise berechnet werden aus [(Abtastwert aus "N" Schritten zuvor - Momentanwert)/(N.Abtastperiode)].
Im Schritt S4 wird beurteilt, ob die Bewegungsrichtung sich geändert hat. Wenn eine Änderung festgestellt wird, geht der Prozess zum Schritt S5 weiter, wobei der Integrati­ onsbetrag (I) auf Null zurückgesetzt wird. Wenn andererseits keine Änderung erkannt wird, schreitet der Prozess zum Schritt S6 weiter, wobei der Integrationsbetrag (I) be­ rechnet wird. Das heißt, der momentane Fehlerbetrag wird zur Gesamtsumme des Fehlerbetrags von "N" Schritten zuvor hinzuaddiert und dies wird als ein neuer Integrati­ onsbetrag betrachtet.
Nach den Schritten S5 und S6 schreitet der Prozess zum Schritt S7 weiter, wobei beur­ teilt wird, ob eine Änderung hinsichtlich des Sollwerts und des Momentanwerts in die­ sem Zeitpunkt erkannt wird, oder ob diese ungeändert bleiben. Im nächsten Schritt S8 wird beurteilt, ob sich der Sollwert geändert hat oder nicht. Wenn eine Änderung erkannt wird, schreitet der Prozess zum Schritt S9 fort, wenn jedoch keine Änderung erkannt wird, geht der Prozess zum Schritt S10 weiter.
Im Schritt S9 wird beurteilt, ob eine Änderung des Momentanwerts erkannt wird. Wenn eine Änderung erkannt wird, geht der Prozess zum Schritt S11 weiter, wobei der Integ­ rationsbetrag (I) so gesteuert wird, dass dieser allmählich abfällt, und der Prozess schreitet zum Schritt S13 in Fig. 24 weiter. Wenn sich der Momentanwert nicht ändert, geht der Prozess direkt zum Schritt S13 in Fig. 24 weiter.
In ähnlicher Weise wird im Schritt S10 beurteilt, ob eine Änderung im Momentanwert er­ kannt worden ist. Wenn eine Änderung erkannt wird, schreitet der Prozess zum Schritt S12 weiter, wobei der Integrationsbetrag (I) so gesteuert wird, dass dieser allmählich ansteigt, und der Prozessablauf schreitet zum Schritt S13 in Fig. 24 weiter. Wenn der Momentanwert sich nicht ändert, geht der Prozessablauf direkt zum Schritt S14 in Fig. 24 weiter.
Im Schritt S13, vgl. Fig. 24, wird beurteilt, ob die Größe des Fehlerbetrags den Bereich des Totbereichs übersteigt. Wenn dies der Fall ist, geht der Prozessablauf zum Schritt S15 weiter. Wenn jedoch die Größe des Fehlerbetrags innerhalb des Bereichs des Tot­ bereichs liegt, geht der Prozess zum Schritt S18 weiter.
Ferner wird im Schritt S14 beurteilt, ob die Größe des Fehlerbetrags den Bereich des Totbereichs übersteigt. Wenn dies der Fall ist, springt der Prozessablauf zum Schritt S16 weiter. Wenn jedoch der Fehlerbetrag innerhalb des Bereichs des Totbereichs liegt, schreitet der Prozessablauf zum Schritt S18 weiter.
Im Schritt S15 wird beurteilt, ob der Steuerungsbetrag (= α.P + β.I - γ.D∧2) ein positiver Wert ist, der durch eine gewichtete Summation erhalten wird, in der der Fehlerbetrag [P], der Integrationsbetrag [I] und der quadratische Wert [D∧2] mit konstanten Koeffi­ zienten [α], [β] und [-γ] multipliziert werden. Wenn der Steuerungsbetrag positiv ist, schreitet der Prozess zum Schritt S17 weiter und der entsprechende Steuerungsbetrag wird unverändert verwendet, und der Prozessablauf springt zum Schritt S19. Wenn der Steuerungsbetrag nicht positiv ist, geht der Prozessablauf zum Schritt S18 weiter.
Im Schritt S16 wird der Integrationsbetrag (I) erhöht. Das heißt, um die Einschaltzeit in dem PWM-Signal zu erhöhen, wird nicht die Frequenz geändert, sondern es wird der Integrationsbetrag um einen festgelegten Betrag (= [Anzahl der Schleifen × N (Anzahl der Abtastungen) × einem festgelegten Betrag]) pro Regelschleife vergrößert. Anschlie­ ßend schreitet der Prozessablauf zum Schritt S15 weiter.
Im Schritt S18 springt der Prozess zum Schritt S19 weiter, nachdem der Steuerungsbe­ trag auf Null gesetzt worden ist.
Im Schritt S19 wird das PWM-Signal in Übereinstimmung mit dem Steuerungsbetrag er­ zeugt und an den Motortreiber ausgegeben, wodurch der Motor angesteuert wird. An­ schließend kehrt der Prozessablauf zum Schritt S1 in Fig. 22 zurück.
Wie aus der obigen Beschreibung hervorgeht, ist es gemäß einem ersten erfindungs­ gemäßen Aspekt möglich, eine glatte kontinuierliche Drehsteuerung eines Motors si­ cherzustellen, der eine Antriebsquelle zum Einstellen einer optischen Achse darstellt. Ebenso gemäß dem ersten Aspekt ist es möglich, eine Anhalteposition des Motors mittels PID-Steuerung und PWM-Steuerung zu wiederholen, wodurch die Schaltverluste verrin­ gert und ein Ansteigen der Kosten unterdrückt wird.
Gemäß einem zweiten erfindungsgemäßen Aspekt wird ein Totbereich mit fixierter Breite um den Punkt herum angeordnet, an dem der Fehler Null ist, und der Steue­ rungsbetrag wird auf Null gesetzt, wenn der Fehler innerhalb des Bereichs des Totbe­ reichs liegt, wodurch ein Verschleiß der Motorbürsten und ein Schwingen verhindert wird.
Gemäß einem dritten Aspekt der Erfindung wird ein Differentialbetrag (Geschwindigkeit) in Bezug auf drei Punkte, der aktuellen Position des Motors, der eine Zeiteinheit vor der aktuellen Position auftretenden Position und der zwei Zeiteinheiten vor der aktuellen Po­ sition auftretenden Position berechnet, wobei eine zur Steuerung der Richtung der opti­ schen Achse notwendige Genauigkeit in ausreichender Weise sichergestellt werden kann, und wobei eine komplizierte Schaltungsanordnung vermieden werden kann.
Gemäß einem vierten Aspekt der Erfindung wird ein quadratischer Wert berechnet, nachdem die Berechnung der ersten zeitlichen Ableitung abgeschlossen ist. Der quad­ ratische Wert wird an den PID-Berechnungsverarbeitungsbereich gesendet, wobei es möglich ist, eine Differenz in den Übergangseigenschaften aufgrund von Schwankungen in der Versorgungsspannung und der Belastung zu reduzieren. Daher ist es möglich, die Übergangseigenschaften im Vergleich zum Falle des Betrags der ersten Ableitung wei­ terhin zu verbessern.
Gemäß einem fünften Aspekt der Erfindung ist es möglich, den Steuerungsbetrag mehr zu reduzieren als beim Anlaufen des Motors, wenn der Fehlerbetrag, der als ein Integra­ tionsbetrag addiert wird, auf Null gesetzt wird, wenn Änderungen sowohl im Sollwert als auch im Momentanwert erkannt werden, wodurch Einflüsse der Trägheit berücksichtigt werden.
Gemäß einem sechsten Aspekt der Erfindung wird die Arbeitsfrequenz des Integrierens weiter nach unten gesteuert, wenn eine Änderung lediglich im Momentanwert der Positi­ onssteuerung erkannt wird, als, wenn eine Änderung lediglich im Sollwert erkannt wird, wodurch es möglich ist, ein Überschwingen zu vermeiden und sicherzustellen, dass sich der gesteuerte Wert dem Sollwert annähert.
Gemäß einem siebten Aspekt der Erfindung wird die Frequenz des PWM-Signals all­ mählich im Laufe der Zeit verringert, wenn Änderungen im Sollwert und im Momentan­ wert im Hinblick auf die Positionssteuerung klein sind oder keine Änderung darin erkannt werden, wodurch eine genaue Positionierung (Stopp-Steuerung) erreicht werden kann.
Die vorliegende Erfindung ist nicht auf die spezifischen obenbeschriebenen Ausfüh­ rungsformen beschränkt. Es ist beabsichtigt, dass diverse Modifikationen an der motor­ steuernden Schaltung der vorliegenden Erfindung vorgenommen werden können, ohne vom Grundgedanken und Schutzbereich der Erfindung, wie sie in den folgenden Pa­ tentansprüchen definiert ist, abzuweichen.
Figurenbeschreibung Fig. 1
2
Fahrzeuglageerfassungsbereich
3
Fahrzeuggeschwindigkeitserfassungsbereich
4
Beleuchtungsrichtungssteuerung
5
Manuelle Festsetzung
6
b Detektion
6
a Treiberschaltung
Fig. 2
10
Positionserfassung
11
Proportional
12
Integral
13
Differential
15
PID-Berechnungsverarbeitungsbereich
16
PWM-Steuerungsbereich
17
Motortreiber
Fig. 3
time = Zeit
Fig. 4
A Multiplikand
B Multiplikator
C Produkt
1
Obere Stelle
2
Untere Stelle
K Bitanzahlzähler
3
Linksverschiebung
4
Beurteilung von CY = "0" und CY = "1"
Fig. 5
1
wobei K ≠ "0"
2
gehe zurück zu (S2)
3
wobei K = "0"
4
Ende
Fig. 6
time = Zeit
Fig. 7
25
Statusbeurteilen des Sollwerts und des Momentanwerts
31
PWM-Frequenzbestimmung
32
Zeitsteuerungssignalerzeugung
26
Festlegung der Integrationsbedingung
28
Totbereichfestlegung
27
Vergleich
29
Fehlerberechnung
20
Latch
10
Latch
22
Differentialberechnung
23
Quadrierung
33
PID-Steuerungsberechnung
34
PWM-Berechnung
35
Motortreiber
Fig. 8
1
Berechnung
2
Bestimmung des Steuerungsbetrags
Fig. 9
39
PWM-Zähler
40
Koinzidenzkomparator
Fig. 10
1
Berechnung
2
Steuerungsbetrag: Null
3
Steuerungsbetrag: nicht Null
Fig. 11
54
Größenkomparator
28
Totbereichsfestlegung
Fig. 12
1
Zur Bitinventierschaltung
62
in
Fig.
13
2
Zum Volladdierer
61
in
Fig.
13
Fig. 13
1
Vom Register
57
aus
Fig.
12
2
Vom Volladdierer
60
in
Fig.
12
3
Differentialausgangssignal
Fig. 14
66
Taktsignalerzeugung
Fig. 15
1
Untere 8 Bits
2
Obere 8 Bits
Fig. 16
87
a Register
87
b Koinzidenzkomparator
87
c Filter
88
a Register
88
b Koinzidenzkomparator
88
c Filter
92
Datenselektor
93
1/N-Frequenzteiler
1
vom ODER-Gatter
96
in
Fig.
17
Fig. 17
1
zum ODER-Gatter
91
in
Fig.
16
Fig. 18
99
Auswählen
1
Integralausgangssignal
Fig. 19
1
Steuerungsbetrag SS
Fig. 20
113
8-Bit-Binärzähler
14
Koinzitenzkomperator
119
3-8-Decoder
117
3-Bit-Binärzähler
116
Datenselektor
Fig. 22
1
vom Schritt S19 in
Fig.
24
2
Beginn
S1 Aufnehmen des Momentanwerts und des Sollwerts
S2 Berechnung des Fehlerbetrags und der Bewegungsrichtung
S3 Berechnen des Differentialbetrags (d) und dessen Quadrat (D2
)
S4 hat sich die Bewegungsrichtung geändert?
S5 Zurücksetzen des Integrationsbetrags (I)
S6 Berechnen des Integrationsbetrags (I)
No = Nein
Yes = Ja
3
Gehe weiter zum Schritt S7 in
Fig.
23
Fig. 23
1
vom Schritt S5 und S6 in
Fig.
22
S7 Beurteilen, ob der Sollwert und der Momentanwert zum gegenwärtigen Zeit­ punkt sich geändert hat oder nicht (stopp)
S8 hat sich der Sollwert geändert?
S9 hat sich der Momentanwert geändert?
S10 hat sich der Momentanwert geändert?
S12 Vergrößern des Integralbetrags (I)
S11 allmähliches Verringern des Integralbetrags (I)
Yes = Ja
No = Nein
2
weiter zum Schritt S13 in
Fig.
24
3
weiter zum Schritt S14 in
Fig.
24
Fig. 24
1
von den Schritten S11, S12 in
Fig.
23 vom Schritt S10 in
Fig.
23
S13 Fehlerbeträge < Totbereich?
5
vom Schritt S16
S17 Berechnung des Steuerungsbetrags (α.P + β.I - γ.D2
)
S19 Ausgeben des PWM-Signals in Reaktion auf den Steuerungsbetrag
S14 Fehlerbetrag < Totbereich?
S16 Erhöhen des Integralbetrags (I)
4
weiter zum Schritt S15
S18 Nullsetzen des Steuerungsbetrags
3
zurück zum Schritt S1 in
Fig.
22
Yes = Ja
No = Nein

Claims (7)

1. Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Achse eines Fahrzeugbeleuchtungselements, mit einem Gleichstrommotor als An­ triebsquelle zum Justieren der optischen Achse und als Positionsdetektionsbe­ reich, welche eine Rückkopplungssteuerung ausführt, derart, dass ein Fehler­ wert zwischen der Momentanpositionsinformation des Motors, die mittels des Positionierdetektierbereichs erhalten wird, und einem Sollwert der Positions­ steuerung Null wird, mit:
einem Proportionalberechnungsbereich zum Berechnen des Fehlers;
einem Integralberechnungsbereich zum Integrieren des durch den Proportionalbe­ rechnungsbereich berechneten Fehlers;
einem Differentialberechnungsbereich zum Berechnen einer ersten zeitlichen Ab­ leitung mit Bezug zu der Positionsinformation aus dem Positionsdetektionsbereich;
einem PID-Berechnungsverarbeitungsbereich zum Berechnen eines Steuerungs­ betrags durch Addieren entsprechender Ausgangssignale des Proportionalberech­ nungsbereichs, des Integralberechnungsbereichs und des Differentialberech­ nungsbereichs, nachdem entsprechende Ausgangssignale mit entsprechenden Gewichtungskoeffizienten multipliziert worden sind; und
einem Pulsbreitenmodulationssteuerbereich zum Erzeugen eines Kontrollsignals mit einem Tastgrad, der in Abhängigkeit des Steuerungsbetrags aus dem PID- Berechnungsverarbeitungsbereich variiert wird, und zum Ausführen der Antriebs­ steuerung des Gleichstrommotors auf der Grundlage des Kontrollsignals.
2. Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Ach­ se eines Fahrzeugbeleuchtungselements gemäß Anspruch 1, die ferner umfasst:
einen Totbereichfestlegungsbereich, der einen Totbereich erstellt, der um den Punkt angeordnet ist, an dem der Fehler gleich Null ist; und
einen Vergleichsbereich, der den Fehler mit dem Totbereich vergleicht, wobei der Vergleichsbereich beurteilt, dass der durch den Proportionalberechnungsbereich erhaltene Fehlerwert im Bereich des Totbereichs liegt, und wobei der PID- Berechnungsverarbeitungsbereich den Steuerungsbetrag auf Null regelt.
3. Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Ach­ se eines Fahrzeugbeleuchtungselements nach Anspruch 1, wobei der Differential­ berechnungsbereich eine Geschwindigkeit als den Betrag der ersten zeitlichen Ableitung auf der Grundlage der momentanen Position des Motors, der um eine Zeiteinheit vor der Momentanposition liegenden vergangenen Position und der zwei Zeiteinheiten vor der momentanen Position liegenden vergangenen Position berechnet.
4. Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Ach­ se eines Fahrzeugbeleuchtungssystems nach Anspruch 1, wobei der Differential­ berechnungsbereich einen quadratischen Wert berechnet, nachdem eine Berech­ nung der ersten zeitlichen Ableitung ausgeführt worden ist, und den quadratischen Wert zu dem PID-Berechnungsverarbeitungsbereich sendet.
5. Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Ach­ se eines Fahrzeugbeleuchtungselements nach Anspruch 1, die weiterhin umfasst:
einen Statusbeurteilungsbereich, der ständig eine Änderung mit Bezug zu dem Sollwert und dem Momentanwert für die Positionssteuerung überwacht und der mit dem Integralberechnungsbereich verbunden ist; und
einen Integrationsbedingungsbestimmungsbereich, der mit dem Statusbeurtei­ lungsbereich und dem Integralberechnungsbereich verbunden ist,
wobei, wenn eine Änderung im Sollwert und im Momentanwert auftritt, der Integ­ ralberechnungsbereich den Fehlerbetrag, der als ein Integrationsbetrag zu addie­ ren ist, auf Null regelt.
6. Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Ach­ se eines Fahrzeugbeleuchtungselements nach Anspruch 1, die weiterhin umfasst:
einen Statusbeurteilungsbereich, der ständig eine Änderung hinsichtlich des Soll­ werts und des Momentanwerts zur Positionssteuerung überwacht und der mit dem Integralberechnungsbereich verbunden ist,
wobei der Statusbeurteilungsbereich eine Arbeitsfrequenz des Integrierens in dem Integralberechnungsbereich so regelt, dass diese geringer ist, wenn eine Ände­ rung lediglich im Momentanwert erkannt wird, als im Falle, wenn eine Änderung lediglich im Sollwert erkannt wird.
7. Die Motorsteuerungsschaltung für eine Einheit zum Justieren einer optischen Ach­ se eines Fahrzeugbeleuchtungselements nach Anspruch 1, die weiterhin umfasst:
einen Statusbeurteilungsbereich, der ständig Änderungen im Hinblick auf den Sollwert und den Momentanwert zur Positionssteuerung überwacht; und
einen PWM-Frequenzbestimmungsbereich, der mit dem Statusbeurteilungsbereich und dem Pulsbreitenmodulationskontrollbereich verbunden ist,
wobei, wenn eine Änderung im Sollwert und im Momentanwert kleiner wird, oder wenn keine Änderung im Sollwert oder Momentanwert erkannt wird, die Frequenz des Kontrollsignals, das von dem Pulsbreitenmodulationsbereich ausgegeben wird, durch den PWM-Frequenzbestimmungsbereich so gesteuert wird, dass diese im Laufe der Zeit entsprechend kleiner wird.
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