DE10012079B4

DE10012079B4 - Taktsteuerschaltung und -Verfahren

Info

Publication number: DE10012079B4
Application number: DE10012079A
Authority: DE
Inventors: Atsushi Kawasaki Fujita
Original assignee: Fujitsu Ltd
Current assignee: Cypress Semiconductor Corp
Priority date: 1999-08-12
Filing date: 2000-03-14
Publication date: 2005-02-17
Anticipated expiration: 2020-03-15
Also published as: JP2001051747A; DE10012079A1; US20020047748A1; US6529083B2

Abstract

In einer Taktsteuerschaltung gibt eine Multiplikationsfaktoreinstelleinheit einen Multiplikationsfaktor aus. Eine Pufferschaltung hält einen vorherigen Multiplikationsfaktor und den Multiplikationsfaktor, der durch die Multiplikationsfaktoreinstelleinheit ausgegeben wird, und vergleicht die zwei Multiplikationsfaktoren. Wenn sich die Multiplikationsfaktoren voneinander unterscheiden, sieht eine Taktzustandssteuerschaltung eine Steuerung vor, um die Ausgabe des Taktes nach außen zu stoppen, den Takt auf einen Takt umzuschalten, der anders als jene ist, die durch die PLL-Oszillationsschaltung ausgegeben werden, den Multiplikationsfaktor in der PLL-Oszillationsschaltung zu verändern, den Takt auf den Takt zu schalten, der durch die PLL-Oszillationsschaltung ausgegeben wird, nachdem sich der PLL-Ausgangstakt stabilisiert hat, und die Ausgabe des Taktes nach außen erneut zu starten.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Taktsteuerschaltung in einem Mikrocontroller, sowie ein entsprechendes Taktsteuerverfahren.

HINTERGRUND DER ERFINDUNG

In den letzten Jahren sind Anforderungen an Energiebedingungen in tragbaren Telefon- oder anderen tragbaren Vorrichtungen immer strenger geworden. Einhergehend mit dieser Tendenz ist auch die Forderung nach einem niedrigeren Energieverbrauch in einem inkorporierten Mikrocontroller zum Steuern der tragbaren Vorrichtungen oder dergleichen nachdrücklicher geworden. Gleichzeitig ist der Steuerinhalt, der von dem Mikrocontroller vorgesehen wird, oder die Verarbeitung, die durch ihn ausgeführt wird, immer komplizierter geworden. Um den oben beschriebenen Anforderungen gerecht zu werden, ist es erforderlich, Vorkehrungen zu treffen, daß der Mikrocontroller mit höherer Geschwindigkeit arbeitet, aber in diesem Fall nimmt der Energieverbrauch pro Einheitszeit zu.

Deshalb wird eine komplizierte Steuerung der Operationsgeschwindigkeit ausgeführt. Mit anderen Worten, der Mikrocontroller wird während einer Zeitperiode oder in Sektionen, wo das hohe Verarbeitungsvermögen erforderlich ist, mit höherer Geschwindigkeit betrieben und während einer Zeitperiode oder in Sektionen, wo das hohe Verarbeitungsvermögen nicht erforderlich ist, mit niedrigerer Geschwindigkeit betrieben.

Um die Operationsgeschwindigkeit eines Mikrocontrollers zu verändern, muß im allgemeinen die Frequenz des Operationstaktes verändert werden. Die Frequenz wird im allgemeinen durch einen Multiplikationsfaktor in einer PLL-(phase-locked loop)-Oszillationsschaltung oder durch Ändern eines Frequenzteilungsverhältnisses in einer Frequenzteilerschaltung verändert. Die PLL-Oszillationsschaltung wird hauptsächlich zur Erzeugung eines einzelnen Operationstaktes mit höherer Frequenz aus einem ursprünglichen niedrigen Oszillationstakt verwendet. Die Frequenzteilerschaltung wird im wesentlichen zur Erzeugung des Operationstaktes mit einer niedrigeren Frequenz aus einer ursprünglichen niedrigen Oszillationsfrequenz verwendet. Ferner wird die Frequenzteilerschaltung auch zur Erzeugung einer Vielzahl von frequenzgeteilten Takten genutzt, so daß die Frequenz gemäß einer zu betreibenden Sektion verändert werden kann, um ein Verhältnis von Abschnitten zu reduzieren, die mit hoher Frequenz arbeiten.

Um Steuerungen des Operationstaktes mit einer PLL-Oszillationsschaltung oder einer Frequenzteilerschaltung vorzusehen, ist es erforderlich, jede Funktionseinheit oder den festgelegten Inhalt diskret zu steuern. Mit anderen Worten, es ist notwendig, ein kompliziertes Programm einzustellen. Wenn zum Beispiel ein Multiplikationsfaktor in einer PLL-Oszillationsschaltung zu verändern ist, wird zuerst die Taktquelle auf einen anderen Takt geschaltet, so daß der PLL-Ausgangstakt nicht verwendet wird, und dann wird eine Multiplikationsfaktoreinstellung verändert. Bis zu der Oszillation wird keine Operation ausgeführt, da der veränderte Multiplikationsfaktor stabilisiert wird. Sobald sich die Oszillation stabilisiert hat, wird die Taktquelle wieder auf den PLL-Ausgangstakt geschaltet.

Ferner ist es erforderlich, ein Verhältnis zum Teilen einer Taktfrequenz auf einen optimalen Wert gemäß einem Multiplikationsfaktor in der PLL-Oszillationsschaltung einzustellen. Bei einer Schaltung zum Ausführen von Kommunikationen oder dergleichen wird zum Beispiel zuerst eine Operationsfrequenz mit einem konstanten Pegel fixiert. Wenn die Operationsfrequenz einer CPU (central processing unit) [zentrale Verarbeitungseinheit] auf einen höheren oder niedrigeren Wert verändert wird, ist es erforderlich, nicht nur die Einstellung des Multiplikationsfaktors zu verändern, sondern auch das Frequenzteilungsverhältnis. All diese Operationen werden durch ein Programm diskret und sukzessive ausgeführt.

Die Steuerung des Operationstaktes ist sehr kompliziert, wie oben beschrieben. Demzufolge wird die Programmstruktur kompliziert, und die Programmgröße nimmt auch zu. Ferner ist der Nachteil vorhanden, daß die Zeit, die zum Verändern der Einstellung des Multiplikationsfaktors oder des Frequenzteilungsverhältnisses erforderlich ist, länger wird. Des weiteren kann auf Grund der Erzeugung von Fehlern beim Einstellen oder auf Grund von Fehlfunktionen keine präzise Steuerung der Operationsgeschwindigkeit vorgesehen werden. Dies hat den Nachteil, daß der Energieverbrauch zunimmt.

Wenn der Multiplikationsfaktor in der PLL-Oszillationsschaltung auf einen hohen Wert gesetzt wird, um eine hohe Frequenz und nur ein Frequenzteilungsverhältnis für die verwendete Taktfrequenz zu erzeugen, ist es möglich, die Kompliziertheit der Einstellarbeit zu reduzieren. Mit diesem System ist es jedoch unmöglich, den Energieverbrauch in der PLL-Oszillationsschaltung und in der Frequenzteilerschaltung zu verringern.

Die US 51 42 247 A offenbart das Steuern des Umschaltens eines Referenztaktes und eines PLL-Ausgangstaktes unter Verwendung eines Selektors. Die JP 080 54 955 A offenbart eine Taktsteuerschaltung, die eine Vielzahl von Signalen ausgibt, die jeweils eine verschiedene Frequenz haben. Die US 5 161 175 A beschreibt eine Schaltung und ein Verfahren zum Detektieren eines ungültigen Taktsignals.

Diese Erfindung basiert auf den oben erläuterten Problemen. Es ist Aufgabe dieser Erfindung, Taktsteuerschaltungen und entsprechende Verfahren vorzusehen, durch die die Kompliziertheit der Steuerung des Operationstaktes reduziert werden kann und durch die ohne weiteres auch eine präzise Steuerung der Operationsgeschwindigkeit realisiert werden kann.

Um die oben beschriebene Aufgabe zu erfüllen, sieht die Erfindung die Merkmale gemäß Patentanspruch 1 oder 3 bzw. 7 oder 8 vor. Ein Taktzustandscontroller sieht vorteilhaft gemäß einem Aspekt der vorliegenden Erfindung dann, wenn detektiert wird, daß die PLL-Ausgangstaktausgabe von einer PLL-Oszillationsschaltung instabil ist, eine Reihe von Steuerungen (1) bis (4) vor, die unten beschrieben sind. (1) Taktausgabe nach außen wird gestoppt. (2) Der Takt wird von dem PLL-Ausgangstakt auf einen anderen Takt geschaltet. (3) Nachdem sich der PLL-Ausgangstakt stabilisiert hat, wird der Takt auf den PLL-Ausgangstakt zurückgeschaltet. (4) Der Takt, der auf der Basis des PLL-Ausgangstaktes erzeugt wird, wird nach außen ausgegeben.

Ferner wird ein Multiplikationsfaktor, der von einer Multiplikationsfaktoreinstelleinheit zugeführt wird, erst in einer Puffereinheit gespeichert, und die Multiplikationsfaktoreinstelldaten, die in der Puffereinheit gespeichert sind, werden an eine Frequenzteilerschaltung zur Erzeugung eines Rückführungstaktes ausgegeben.

Gemäß einem anderen Aspekt der vorliegenden Erfindung unterscheiden sich, wenn eine Einstellung eines Multiplikationsfaktors in dem PLL-Oszillator durch die Multiplikationsfaktoreinstelleinheit verändert wird, Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit ausgegeben werden, von den gegenwärtigen Multiplikationsfaktoreinstelldaten, die von der Puffereinheit ausgegeben werden, so daß eine Reihe von Steuerungen (1) bis (5), die unten beschrieben sind, ausgeführt wird. (1) Taktausgabe nach außen wird gestoppt. (2) Der Takt wird von dem PLL-Ausgangstakt auf einen anderen Takt geschaltet.(3) Die Multiplikationsfaktoreinstelldaten, die von der Pufferein-heit ausgegeben werden, werden mit jenen in Übereinstimmung gebracht, die an die Multiplikationsfaktoreinstelleinheit ausgegeben werden. (4) Nachdem sich der PLL-Ausgangstakt stabilisiert hat, wird der Takt auf den PLL-Ausgangstakt geschaltet. (5) Der Takt, der auf der Basis des PLL-Ausgangstaktes erzeugt wird, wird nach außen ausgegeben.
Andere Vorteile bzw. vorteilhafte Ausgestaltungen dieser Erfindung gehen aus der folgenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen hervor.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm, das ein Beispiel für die Konfiguration einer Taktsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
2 ist ein Blockdiagramm, das eine Frequenzteilerschaltung, eine Zählerschaltung und eine Ausgangssteuerschaltung eines frequenzgeteilten Taktes in der Taktsteuerschaltung gemäß der Ausführungsform eingehend zeigt;
3 ist ein Flußdiagramm, das ein Beispiel für einen Steuerprozeß durch eine Taktzustandssteuerschaltung, in der Taktsteuerschaltung gemäß der vorliegenden Ausführungsform zeigt;
4 ist ein Zeitlagendiagramm, das ein Beispiel für eine Taktzustandssteuerfolge zeigt, die durch die Taktsteuerschaltung gemäß der vorliegenden Ausführungsform ausgeführt wird, wenn der PLL-Ausgangstakt instabil wird; und
5 ist ein Zeitlagendiagramm, das ein Beispiel für eine Taktzustandssteuerfolge zeigt, die durch die Taktsteuerschaltung gemäß der vorliegenden Ausführungsform ausgeführt wird, wenn die Einstellung des PLL-Multiplikationsfaktors verändert wird.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Eine Taktsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 1 bis 5 eingehend beschrieben.
1 ist ein Blockdiagramm, das ein Beispiel für die Konfiguration der Taktsteuerschaltung gemäß einer Ausführungsform zeigt. Diese Taktsteuerschaltung umfaßt eine Multiplikationsfaktoreinstelleinheit 1, eine Pufferschaltung 2, eine Differenzdetektionsschaltung 3, auch Komparator genannt, eine Taktzustandssteuerschaltung 4, im folgenden auch Taktzustandscontroller genannt, eine PLL-Oszillationsschaltung 5, eine nicht spezifizierte Anzahl von (zum Beispiel drei) Frequenzteilerschaltungen 6, 7, 8, eine Zählerschaltung 9, Ausgangssteuerschaltungen von frequenz geteilten Takten 10, 11, 12 (die Anzahl ist nicht auf drei begrenzt), eine Taktquellenselektionsschaltung 13 (auch Taktquellenselektor genannt) und eine Frequenzteilerschaltung 14 zur Erzeugung eines Rückführungstaktes.
Die Multiplikationsfaktoreinstelleinheit 1 führt Multiplikationsfaktoreinstelldaten zum Einstellen eines Multiplikationsfaktors in der PLL-Oszillationsschaltung 5 der Pufferschaltung 2 und der Differenzdetektionsschaltung 3 zu. Die Multiplikationsfaktoreinstelleinheit 1 gibt zum Beispiel einen Multiplikationsfaktoreinstellregisterwert als Multiplikationsfaktoreinstelldaten aus, der durch ein Programm eingestellt wurde, das durch eine CPU ausgeführt wird.
Die Multiplikationsfaktoreinstelleinheit 1 hat einen Multiplikationsfaktoreinstellanschluß, der in dieser Figur nicht gezeigt ist. Die Multiplikationsfaktoreinstelleinheit 1 gibt einen Wert, der an diesem Multiplikationsfaktoreinstellanschluß von außen eingegeben wurde, als Multiplikationsfaktoreinstelldaten aus. Ferner gibt die Multipliklationsfaktoreinstelleinheit 1 Multiplikationsfaktoreinstelldaten auf der Basis eines Signals aus, das von irgendeiner Logikschaltung in einem anderen Steuerblock ausgegeben wurde.
Mit anderen Worten, die Taktsteuerschaltung gemäß der vorliegenden Erfindung kann den Multiplikationsfaktor in der PLL-Oszillationsschaltung mit einem Programm oder gemäß Daten einstellen, die von außen eingegeben werden. Ferner kann die Taktsteuerschaltung gemäß der vorliegenden Erfindung den Multiplikationsfaktor als Reaktion auf die Bedingungen innerhalb der Taktsteuerschaltung einstellen. Deshalb ist es möglich, ein Steuerverfahren zu selektieren, das zu jedem diskreten System paßt, wobei diese Taktsteuerschaltung verwendet wird.
Die Pufferschaltung 2 holt die Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit 1 zugeführt werden, auf der Basis eines Pufferhol signals, das von der Taktzustandssteuerschaltung 4 zugeführt wird. Die Pufferschaltung 2 führt die geholten Multiplikationsfaktoreinstelldaten der Frequenzteilerschaltung 14 zur Erzeugung eines Rückführungstaktes sowie der Differenzdetektionsschaltung 3 zu.
Wenn das Pufferholsignal nicht eingegeben wird, selbst wenn sich die Multiplikationsfaktoreinstelldaten verändern, die von der Multiplikationsfaktoreinstelleinheit 1 zugeführt werden, holt die Pufferschaltung 2 die veränderten Multiplikationsfaktoreinstelldaten nicht. In diesem Fall führt die Pufferschaltung 2 die Multiplikationsfaktoreinstelldaten, die zuvor geholt wurden, weiterhin der Frequenzteilerschaltung 14 zur Erzeugung des Rückführungstaktes sowie der Differenzdetektionsschaltung 3 zu.
Die Differenzdetektionsschaltung 3 vergleicht die Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit 1 zugeführt wurden, mit jenen, die von der Pufferschaltung 2 zugeführt wurden. Wenn das Vergleichsresultat angibt, daß die zwei Typen von Multiplikationsfaktoreinstelldaten nicht identisch sind, führt die Differenzdetektionsschaltung 3 ein Signal, das angibt, daß die zwei Daten verschieden sind, der Taktzustandssteuerschaltung 4 zu.
Die Differenzdetektionsschaltung 3 vergleicht wieder die Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit 1 zugeführt wurden, mit jenen, die von der Pufferschaltung 2 zugeführt wurden. Die Differenzdetektionsschaltung 3 führt dann die Differenz zwischen den zwei Typen von Multiplikationsfaktoreinstelldaten als Differenzausgabe jeder der Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten zu.
Die Frequenzteilerschaltung 14 zur Erzeugung eines frequenzgeteilten Taktes erzeugt einen Rückführungstakt, indem eine Frequenz des PLL-Ausgangstaktes geteilt wird, der von der PLL-Oszillationsschaltung 5 zugeführt wird. Ferner führt die Frequenzteilerschaltung 14 zur Erzeugung des Rückführungstaktes das Operationszeitlagensignal als Voreinstellungssignal der besonderen Frequenzteilerschaltung 6 zur Erzeugung des frequenzgeteilten Taktes zu.
Die PLL-Oszillationsschaltung 5 erzeugt einen PLL-Ausgangstakt auf der Basis des Rückführungstaktes, der von der Frequenzteilerschaltung 14 zur Erzeugung des Rückführungstaktes zugeführt wurde, und des Quellentaktes, die als Referenztakt arbeiten. Die PLL-Oszillationsschaltung 5 führt ein Detektionssignal eines instabilen Zustandes der Taktzustandssteuerschaltung 4 zu, wenn der verriegelte Zustand instabil wird.
Die Taktzustandssteuerschaltung 4 empfängt eine Zustandsverschiebungsbedingung als Reaktion auf das Detektionssignal des instabilen Zustandes, das von der PLL-Oszillationsschaltung 5 zugeführt wurde, oder das Signal, das die Differenz der Daten angibt, das von der Differenzdetektionsschaltung 3 zugeführt wird. Die Taktzustandssteuerschaltung 4 führt ein Taktquellenselektionssignal der Taktquellenselektionsschaltung 13 sowie jeder der Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten zu. Die Taktzustandssteuerschaltung 4 gibt ein Taktstoppsignal an jede der Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11 und 12 aus. Der Steuerprozeß durch die Taktzustandssteuerschaltung 4 wird später beschrieben.
Die Taktquellenselektionsschaltung 13 selektiert entweder den PLL-Ausgangstakt, der von der PLL-Oszillationsschaltung 5 zugeführt wird, oder den Quellentakt, der nicht die PLL-Oszillationsschaltung 5 durchläuft und direkt von außen zugeführt wird, auf der Basis des Taktquellenselektionssignals, das von der Taktzustandssteuerschaltung 4 zugeführt wird. Der selektierte Takt wird als Basistakt an die Frequenzteilerschaltungen 6, 7 und 8 zur Erzeugung von frequenzgeteilten Takten ausgegeben.
Die Frequenzteilerschaltungen 6, 7 und 8 zur Erzeugung von frequenzgeteilten Takten stellen das Frequenzteilungsverhältnis auf der Basis einer Kombination aus dem Taktquellenselektionssignal, das von der Taktzustandssteuerschaltung 4 zugeführt wird, und dem Signal, das eine Differenz bei den zwei Typen von Multiplikationsfaktoreinstelldaten angibt und von der Differenzdetektionsschaltung 3 zugeführt wird, auf einen gewissen Wert ein. Die Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten erzeugen frequenzgeteilte Takte, indem eine Frequenz des Basistaktes, der von der Taktquellenselektion 13 zugeführt wird, auf der Basis des eingestellten Frequenzteilungsverhältnisses geteilt wird. Die erzeugten frequenzgeteilten Takte werden den jeweiligen Ausgangssteuerschaltungen der frequenzgeteilten Takte 10, 11 und 12 zugeführt.
Um den Referenztakt (Quellentakt), der der PLL-Oszillationsschaltung 5 eingegeben wird, mit frequenzgeteilten Takten zu synchronisieren, die von jeder der Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten ausgegeben werden, führt die besondere Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten eine Voreinstellungsoperation zu einer spezifischen Zeitlage auf der Basis des Voreinstellungssignals aus, das von der Frequenzteilerschaltung 14 zur Erzeugung des Rückführungstaktes zugeführt wird. Die Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten ist mit den anderen Frequenzteilerschaltungen 7 und 8 zur Erzeugung von frequenzgeteilten Takten durch eine Zählerschaltung 9, die unten eingehend beschrieben wird, synchron.
Die besondere Frequenzteilerschaltung 6 führt das Operationszeitlagensignal der Zählerschaltung 9 zu. Die Zählerschaltung 9 startet das Zählen des Basistaktes, der von der Taktquellenselektionsschaltung 13 zugeführt wird, auf der Basis des Operationszeitlagensignals, das von der Frequenzteilerschaltung 6 zur Erzeugung des frequenzgeteilten Taktes zugeführt wird. Die Zählerschaltung 9 erzeugt ein Synchronisationssignal nach Ablauf einer Versetzungszeitlage, die nach Wunsch eingestellt werden kann, und führt das Synchronisationssignal den anderen Frequenzteilerschaltungen 7, 8 zur Erzeugung von frequenzgeteilten Takten zu.
Die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 steuern die Ausgabe/Nichtausgabe von frequenzgeteilten Takten, die von den Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten zugeführt werden, auf der Basis des Taktstoppsignals, das von der Taktzustandssteuerschaltung 4 zugeführt wird.
2 ist ein Blockdiagramm, das die Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten, die Zählerschaltung 9 und die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 in der Taktsteuerschaltung gemäß der vorliegenden Ausführungsform eingehend zeigt.
Die Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten umfaßt ein Zählerregister von frequenzgeteilten Takten 61, Frequenzteilungsverhältniseinstellregister 62, 63 (obwohl zwei Einheiten gezeigt sind, ist die Anzahl nicht auf zwei begrenzt), zwei Selektoren 64, 65, eine Abwärtszählsektion 66, einen Decodierer für frequenzgeteilte Ausgangssignale 67, eine Verriegelungsschaltung 68, eine ODER-Schaltung 69 und eine UND-Schaltung 60.
Die Frequenzteilungsverhältniseinstellregister 62, 63 speichern einen Wert für ein Frequenzteilungsverhältnis, der durch einen Bus 100 von der CPU übertragen wird. Der Selektor 64 selektiert irgendeinen der Frequenzteilungsverhältniswerte, die in den zwei Frequenzteilungsverhältniseinstellregistern 62, 63 gespeichert sind, auf der Basis eines Frequenzteilungseinstellselektionssignals, das von außen eingegeben wird. Der selektierte Frequenzteilungsverhältniswert wird als Umladewert dem anderen Selektor 65 zugeführt.
Ein Wert, der durch die Abwärtszählersektion 66 ausgegeben wird, wird auch diesem Selektor 65 zugeführt.
Der Selektor 65 selektiert einen Umladewert, der durch den Selektor 64 zugeführt wird, wenn ein Umladesignal eingegeben wird, und setzt dann den Umladewert in das Zählerregister von frequenzgeteilten Takten 61. Wenn das Umladesignal im Gegensatz dazu nicht eingegeben wird, selektiert der Selektor 65 den Wert, der durch die Abwärtszählsektion 66 ausgegeben wird, und führt diesen Wert dem Frequenzteilungszählerregister 61 zu.
Das Umladesignal wird von der ODER-Schaltung 69 ausgegeben, die zwei Signaltypen empfängt, nämlich ein Voreinstellungssignal, das von der Frequenzteilerschaltung 14 zur Erzeugung des Rückführungstaktes zugeführt wird, und ein Unterschreitungssignal, das erzeugt wird, wenn in der Abwärtszählsektion 69 eine Bereichsunterschreitung auftritt. Der Selektor 65 setzt den Umladewert als Zählwert in das Zählerregister von frequenzgeteilten Takten 61, wenn das Voreinstellungssignal oder das Unterschreitungssignal eingegeben wird.
Wenn weder ein Voreinstellungssignal noch das Unterschreitungssignal eingegeben wird, wird ein Zählwert in dem Zählerregister von frequenzgeteilten Takten 61 in der Abwärtszählsektion 66 nach und nach verringert. Die Zeitlage zum Aktualisieren wird auf der Basis eines Ausgangssignals von der UND-Schaltung 60 bestimmt, die zwei Signaltypen empfängt, nämlich einen Takt vor der Frequenzteilung (Basistakt) und ein Taktausgabegenehmigungssignal. Mit anderen Worten, ein Zählwert in dem Zählerregister von frequenzgeteilten Takten 61 wird synchron mit dem Takt vor der Frequenzteilung aktualisiert, wenn die Ausgabe von frequenzgeteilten Takten genehmigt ist.
Der Decodierer für frequenzgeteilte Ausgangssignale 67 erzeugt einen frequenzgeteilten Ausgangstakt durch Decodieren des Zählwertes in dem Zählerregister von frequenzgeteil ten Takten 61. Der erzeugte frequenzgeteilte Ausgangstakt wird der Verriegelungsschaltung 68 zugeführt. Die Verriegelungsschaltung 68 gibt einen frequenzgeteilten Takt auf der Basis eines Ausgangssignals von der UND-Schaltung 60 aus. Mit anderen Worten, der frequenzgeteilte Takt wird, wenn dessen Ausgabe genehmigt ist, synchron mit dem Takt vor der Frequenzteilung ausgegeben. Das Taktausgabegenehmigungssignal entspricht der Ausgabe eines Taktstoppsignals, das von der Taktzustandssteuerschaltung 4 zugeführt wird. Deshalb haben die UND-Schaltung 60 und die Verriegelungsschaltung 68 Funktionen der Ausgangssteuerschaltung von frequenzgeteilten Takten 10.
Die Zählerschaltung 9 umfaßt ein Versetzungszählerregister 91, eine Abwärtszählsektion 92, eine Zählgenehmigungsflagsektion 93 und eine UND-Schaltung 94. Die Zählgenehmigungsflagsektion 93 ist zum Beispiel eine RS-Flipflop-Schaltung. Diese Flipflop-Schaltung wird als Reaktion auf eine Bereichsunterschreitung gesetzt, die von der Abwärtszählsektion 66 in der Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten zugeführt wird.
Das Unterschreitungssignal, das von der Abwärtszählsektion 66 zugeführt wird, entspricht einem Zeitlagensignal, das von der Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten der Frequenzteilerschaltung 9 zugeführt wird. Mit anderen Worten, ein Flag wird auf der Basis des Zeitlagensignals in der Zählgenehmigungsflagsektion 93 gesetzt. Die Flipflop-Schaltung, die die Zählgenehmigungsflagsektion 93 bildet, wird als Reaktion auf ein Unterschreitungssignal gesetzt, das erzeugt wird, wenn in der Abwärtszählsektion 92 eine Unterschreitung auftritt.
Ein Wert eines Flags, das in der Zählgenehmigungsflagsektion 93 gesetzt wird, nämlich eine Q-Ausgabe von der RS-Flipflop-Schaltung, wird zusammen mit einer Ausgabe von der UND-Schaltung 60 in der Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten der UND-Schaltung 94 eingegeben. Das Versetzungszählerregister 91 arbeitet auf der Basis einer Ausgabe von dieser UND-Schaltung 94. Mit anderen Worten, wenn ein Zählstart durch die Zählgenehmigungsflagsektion 93 und gleichzeitig die Ausgabe von frequenzgeteilten Takten genehmigt wird, wird der Versetzungszählwert in dem Versetzungszählerregister 91 durch die Abwärtszählsektion 92 synchron mit dem Takt vor der Frequenzteilung um eins verringert. Ein Anfangswert des Versetzungszählwertes wird von der CPU durch den Bus 100 gesendet.
Die Frequenzteilerschaltung 7 zur Erzeugung von frequenzgeteilten Takten umfaßt ein Zählerregister von frequenzgeteilten Takten 71, Frequenzteilungsverhältniseinstellregister 72, 73 (obwohl zwei Einheiten gezeigt sind, ist die Anzahl nicht auf zwei begrenzt), zwei Selektoren 74, 75, eine Abwärtszählsektion 76, einen Decodierer für frequenzgeteilte Ausgangssignale 77, eine Verriegelungsschaltung 78 und eine ODER-Schaltung 79.
Die Frequenzteilerschaltung 8 zur Erzeugung von frequenzgeteilten Takten umfaßt ein Zählerregister von frequenzgeteilten Takten 81, Frequenzteilungsverhältniseinstellregister 82, 83 (obwohl zwei Einheiten gezeigt sind, ist die Anzahl nicht auf zwei begrenzt), zwei Selektoren 84, 85, eine Abwärtszählsektion 86, einen Decodierer für frequenzgeteilte Ausgangssignale 87, eine Verriegelungsschaltung 88 und eine ODER-Schaltung 89.
Das Zählerregister von frequenzgeteilten Takten 71, die Frequenzteilungsverhältniseinstellregister 72, 73, die Selektoren 74, 75, die Abwärtszählsektion 76, der Decodierer für frequenzgeteilte Ausgangssignale 77 und die Verriegelungsschaltung 78 und ferner das Zählerregister von frequenzgeteilten Takten 81, die Frequenzteilungsverhältniseinstellregister 82, 83, die Selektoren 84, 85, die Abwärtszählsektion 86, der Decodierer für frequenzgeteilte Ausgangssignale 87 und die Verriegelungsschaltung 88 sind jeweilig dieselben wie das Zählerregister von frequenz geteilten Takten 61, die Frequenzteilungsverhältniseinstellregister 62, 63, die Selektoren 64, 65, die Abwärtszählsektion 66, der Decodierer für frequenzgeteilte Ausgangssignale 67 und die Verriegelungsschaltung 68 in der Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten, so daß deren Beschreibung weggelassen wird.
In der Frequenzteilerschaltung 7 zur Erzeugung von frequenzgeteilten Takten wird ein Umladesignal von der ODER-Schaltung 79 ausgegeben, die zwei Signaltypen empfängt, nämlich ein Unterschreitungssignal, das von der Abwärtszählsektion 92 in der Zählerschaltung 9 zugeführt wird, und ein Unterschreitungssignal, das erzeugt wird, wenn in der Abwärtszählsektion 76 in der Frequenzteilerschaltung 7 eine Unterschreitung auftritt.
In der Frequenzteilerschaltung 8 zur Erzeugung von frequenzgeteilten Takten wird das Umladesignal von der ODER-Schaltung 89 ausgegeben, die zwei Signaltypen empfängt, nämlich ein Unterschreitungssignal, das von der Abwärtszählsektion 92 in der Zählerschaltung 9 zugeführt wird, und ein Unterschreitungssignal, das erzeugt wird, wenn in der Abwärtszählsektion 86 in der Frequenzteilerschaltung 8 eine Unterschreitung auftritt.
Das Unterschreitungssignal, das von der Abwärtszählsektion 92 in der Zählerschaltung 9 zugeführt wird, entspricht einem Synchronisationssignal, das von der Zählerschaltung 9 den Frequenzteilerschaltungen 7, 8 zur Erzeugung von frequenzgeteilten Takten zugeführt wird. Die UND-Schaltung 60 in der Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten und die Verriegelungsschaltung 78 in der Frequenzteilerschaltung 7 zur Erzeugung von frequenzgeteilten Takten und die UND-Schaltung 60 in der Frequenzteilerschaltung 6 zur Erzeugung von frequenzgeteilten Takten und die Verriegelungsschaltung 88 in der Frequenzteilerschaltung 8 zur Erzeugung von frequenzgeteilten Takten haben dieselben Funktionen wie die Ausgangssteuerschaltung von frequenzge teilten Takten 11 und die Ausgangssteuerschaltung von frequenzgeteilten Takten 12.
Unten werden Operationen der Taktsteuerschaltung gemäß der vorliegenden Erfindung beschrieben. 3 ist ein Flußdiagramm, das ein Beispiel für den Inhalt der Steuerverarbeitung zeigt, die durch die Taktzustandssteuerschaltung 4 ausgeführt wird.
In dem Flußdiagramm, das in 3 gezeigt ist, bewirkt die Taktzustandssteuerschaltung 4, wenn sie die gewöhnliche Operation ausführt (nämlich wenn sie läuft), daß die Taktquellenselektionsschaltung 13 den PLL-Ausgangstakt selektiert, der von der PLL-Oszillationsschaltung 5 ausgegeben wird. Demzufolge wird die Taktausgabe durch die PLL-Oszillationsschaltung 5 die Taktquelle sein.
Während der Ausführung der gewöhnlichen Operationen ist der PLL-Ausgangstakt stabil, und die Taktzustandssteuerschaltung 4 genehmigt die Ausgabe des frequenzgeteilten Taktes von den Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12. Mit dieser Operation werden frequenzgeteilte Takte, die in den Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten erzeugt werden, nach außen ausgegeben. Die CPU arbeitet auf der Basis der ausgegebenen frequenzgeteilten Takte, und die Verarbeitung wird auf der Basis eines vorher festgelegten Programms ausgeführt (Schritt S1).
Wenn der PLL-Ausgangstakt, der von der PLL-Oszillationsschaltung 5 ausgegeben wird, stabil ist (Schritt S2, NEIN) und wenn gleichzeitig keine Veränderung der Einstellung eines Multiplikationsfaktors in der PLL-Oszillationsschaltung 5 erfolgt (Schritt S3, NEIN), setzt die Taktzustandssteuerschaltung 4 ihre gewöhnliche Operation fort. Wenn umgekehrt bei Schritt S2 auf der Basis des Detektionssignals des instabilen Zustands, das von der PLL-Oszillationsschaltung 5 ausgegeben wird, bestimmt wird, daß der PLL-Ausgangstakt nicht stabil ist (Schritt S2, JA), startet die Taktzustandssteuerschaltung 4 den Prozeß zum Verändern des Taktes ab Schritt S4.
Wenn bei Schritt S3 auf der Basis eines Signals, das eine Differenz angibt und von der Differenzdetektionsschaltung 3 ausgegeben wird, bestimmt wird, daß ein Multiplikationsfaktor durch die Multiplikationsfaktoreinstelleinheit 1 gerade geändert wird (Schritt S3, JA), startet die Taktzustandssteuerschaltung 4 die Verarbeitung zum Verändern der Takte ab Schritt S4.
Wenn der Prozeß zum Verändern des Taktes gestartet wird, stoppt die Taktzustandssteuerschaltung 4 einstweilen die Operation und tritt in den Sleep-Zustand ein. In diesem Sleep-Zustand ist die arbeitende Taktquelle noch der Takt von der PLL-Oszillationsschaltung 5. Die Taktzustandssteuerschaltung 4 führt ein Taktstoppsignal den Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 zu, um die Ausgabe von frequenzgeteilten Takten zu stoppen. Durch diese Operation werden die frequenzgeteilten Takte, die durch die Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten erzeugt werden, nicht nach außen ausgegeben, wenn Operationen der CPU gestoppt sind, und die Verarbeitung durch ein Programm wird einstweilen gestoppt (Schritt S4).
Die Taktzustandssteuerschaltung 4 führt der Taktquellenselektionsschaltung 13 ein Taktquellenselektionssignal zu, so daß ein Takt, der nicht der PLL-Ausgangstakt ist und zum Beispiel der Takt ist, der der PLL-Oszillationsschaltung 5 als Referenztakt eingegeben wird, als Taktquelle selektiert wird. Durch diese Operation wird die Taktquelle auf den PLL-Eingangstakt geschaltet (Quellentakt). Die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 geben keine frequenzgeteilten Takte aus (Schritt S5).
Die Taktzustandssteuerschaltung 4 führt der Pufferschaltung 2 ein Pufferholsignal zu und genehmigt das Aktualisieren der Einstellung eines Multiplikationsfaktors. Durch diese Operation holt die Pufferschaltung 2 Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit 1 zugeführt werden. Die Taktquelle ist noch der PLL-Eingangstakt, und die Ausgangssteuerschaltungen 10, 11, 12 von frequenzgeteilten Takten geben keine frequenzgeteilten Takte aus (Schritt S6).
Wenn ein Multiplikationsfaktoreinstellwert verändert wird, wird der PLL-Ausgangstakt, der von der PLL-Oszillationsschaltung 5 ausgegeben wird, instabil. Deshalb wird die Taktzustandssteuerschaltung 4 in dem Bereitschaftszustand gehalten, bis eine vorher festgelegte Zeitperiode abläuft. Selbst wenn ein Multiplikationsfaktoreinstellwert nicht verändert wird, wird die Taktzustandssteuerschaltung 4 in dem Bereitschaftszustand gehalten, bis eine vorher festgelegte Zeitperiode abläuft.
Der Bereitschaftszustand wird für eine Zeitperiode beibehalten, die ausreicht, um den PLL-Ausgangstakt zu stabilisieren. Die Taktquelle ist noch der PLL-Eingangstakt, und die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 geben keine frequenzgeteilten Takte aus (Schritt S7).
Wenn die vorher festgelegte Zeitperiode abläuft (Schritt S8, JA), bewirkt die Taktzustandssteuerschaltung 4, daß die Taktquellenselektionsschaltung 13 den PLL-Ausgangstakt, der von der PLL-Oszillationsschaltung 5 ausgegeben wird, als Taktquelle selektiert. Durch diese Operation wird die Taktquelle auf den PLL-Ausgangstakt geschaltet. Deshalb geben die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 keinen frequenzgeteilten Takt aus (Schritt S9).
Die Taktzustandssteuerschaltung 4 startet dann die Operation erneut und kehrt zu der gewöhnlichen Operation zurück. Durch diese Operation werden frequenzgeteilte Takte, die durch die Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten auf der Basis des PLL- Ausgangstaktes erzeugt werden, von den Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 nach außen ausgegeben. Deshalb startet die CPU ihre Operation erneut, und die Ausführung des Programms gemäß einem Programm wird wieder gestartet (Schritt S1). Der oben beschriebene Verarbeitungsablauf wird dann wiederholt.
4 zeigt ein Beispiel eines Zeitlagendiagramms für eine Taktzustandssteuerfolge, wenn der PLL-Ausgangstakt von der PLL-Oszillationsschaltung 5 instabil wird.
In dem Zeitlagendiagramm, das in 4 gezeigt ist, bewirkt die Taktzustandssteuerschaltung 4, wenn die Taktzustandssteuerschaltung 4 ihre gewöhnliche Operation ausführt (nämlich wenn sie läuft), daß die Taktquellenselektionsschaltung 13 den PLL-Ausgangstakt, der von der PLL-Oszillationsschaltung 5 ausgegeben wird, als Taktquelle selektiert. Somit wird die Taktquelle auf den PLL-Ausgangstakt geschaltet.
Während dieser gewöhnlichen Operation ist der PLL-Ausgangstakt stabil, und die Taktzustandssteuerschaltung 4 gestattet es, daß die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 den frequenzgeteilten Takt ausgeben. Der PLL-Ausgangstakt, der von der PLL-Oszillationsschaltung 5 ausgegeben wird, ist stabil.
Wenn auf der Basis des Detektionssignals des instabilen Zustandes, das von der PLL-Oszillationsschaltung 5 ausgegeben wird, bestimmt wird, daß der PLL-Ausgangstakt instabil ist, stoppt die Taktzustandssteuerschaltung 4 einstweilen die Operation und tritt in den Sleep-Zustand ein. In diesem Sleep-Zustand ist die Taktquelle noch der PLL-Ausgangstakt. Die Taktzustandssteuerschaltung 4 führt der Ausgangssteuerschaltung des frequenzgeteilten Taktes ein Taktstoppsignal zu, so daß die Ausgabe von frequenzgeteilten Takten gestoppt wird.
Die Taktzustandssteuerschaltung 4 führt der Taktquellenselektionsschaltung 13 ein Taktquellenselektionssignal zu, so daß der Takt, der nicht der PLL-Ausgangstakt ist und zum Beispiel der PLL-Eingangstakt ist, der der PLL-Oszillationsschaltung 5 als Referenztakt eingegeben wird, selektiert wird. Daher wird die Taktquelle auf den PLL-Eingangstakt geschaltet.
In diesem Zustand geben die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 keine frequenzgeteilten Takte aus.
Die Taktzustandssteuerschaltung 4 tritt dann in den Bereitschaftszustand (WARTEN) ein und behält ihn bei, bis eine vorher festgelegte Zeitperiode abläuft. Die Bereitschaftszeit wird auf eine Zeitperiode gesetzt, die ausreicht, daß der PLL-Ausgangstakt stabilisiert wird. Die Taktquelle ist noch der PLL-Eingangstakt (Quellentakt), und die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 geben keinen frequenzgeteilten Takt aus.
Wenn die zuvor festgelegte Zeitperiode abläuft, hat sich der PLL-Ausgangstakt stabilisiert, und die Taktzustandssteuerschaltung 4 bewirkt, daß die Taktquellenselektionsschaltung 13 den PLL-Ausgangstakt als Taktquelle selektiert. Somit wird die Taktquelle auf den PLL-Ausgangstakt geschaltet. In diesem Zustand geben die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 nicht den frequenzgeteilten Takt aus.
Die Taktzustandssteuerschaltung 4 startet dann die Operation erneut und kehrt zu der gewöhnlichen Operation zurück. Durch diese Operation werden frequenzgeteilte Takte, die durch die Frequenzteilerschaltungen 6, 7, 8 zur Erzeugung von frequenzgeteilten Takten auf der Basis des PLL-Ausgangstaktes erzeugt werden, von den Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 nach außen ausgegeben. Deshalb startet die CPU ihre Operation erneut, und die Verarbeitung gemäß einem Programm wird wieder gestartet.
5 ist ein Zeitlagendiagramm, das ein Beispiel für eine Taktzustandssteuerfolge zeigt, wenn die Einstellung eines Multiplikationsfaktors in der PLL-Oszillationsschaltung 5 verändert wird.
In dem Zeitlagendiagramm von 5 bewirkt die Taktzustandssteuerschaltung 4 wie in dem Zeitlagendiagramm von 4, wenn die Taktzustandssteuerschaltung 4 ihre gewöhnliche Operation ausführt (nämlich wenn sie läuft), daß die Taktquellenselektionsschaltung 13 den PLL-Ausgangstakt als Taktquelle selektiert. Somit wird die Taktquelle auf den PLL-Ausgangstakt geschaltet.
Während der gewöhnlichen Operation ist der PLL-Ausgangstakt stabil, und die Taktzustandssteuerschaltung 4 läßt die Ausgabe von frequenzgeteilten Takten von den Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 zu.
Wenn bei diesem Schritt gemäß einem Signal, das eine Differenz angibt und von der Differenzdetektionsschaltung ausgegeben wird, bestimmt wird, daß ein Multiplikationsfaktor durch die Multiplikationsfaktoreinstelleinheit 1 gerade verändert wird, daß nämlich der Multiplikationsfaktor zum Beispiel von "zwei" auf "drei" verändert werden soll, stoppt die Taktzustandssteuerschaltung 4 einstweilen die Operation und tritt in einen Sleep-Zustand ein. In diesem Sleep-Zustand ist die Taktquelle noch der PLL-Ausgangstakt. Dann führt die Taktzustandssteuerschaltung 4 den Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 ein Taktstoppsignal zu, um die Ausgabe von frequenzgeteilten Takten zu stoppen.
Die Taktzustandssteuerschaltung 4 führt dann der Taktquellenselektionsschaltung 13 ein Taktquellenselektionssignal zu, so daß ein Takt, der nicht der PLL-Ausgangstakt ist und zum Beispiel der PLL-Eingangstakt ist, der der PLL-Oszillationsschaltung als Referenztakt eingegeben wird, als Taktquelle selektiert wird. Bei dieser Operation wird die Taktquelle auf den PLL-Eingangstakt geschaltet. Demzufolge geben die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 nicht den frequenzgeteilten Takt aus.
Die Taktzustandssteuerschaltung 4 führt dann der Pufferschaltung 2 ein Pufferholsignal zu und genehmigt das Aktualisieren der Einstellung des Multiplikationsfaktors. Durch diese Operation holt die Pufferschaltung 2 die Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit 1 zugeführt werden. Die Taktquelle ist der PLL-Eingangstakt, weshalb die Ausgangssteuerschaltungen von frequenzgeteilten Takten 10, 11, 12 nicht den frequenzgeteilten Takt ausgeben.
Wenn ein Multiplikationsfaktoreinstellwert verändert wird, wird der PLL-Ausgangstakt instabil. Deshalb tritt die Taktzustandssteuerschaltung 4 in den Bereitschaftszustand (WARTEN) ein und behält diesen bei, bis die zuvor festgelegte Zeitperiode abläuft. Der Verarbeitungsablauf ab dem folgenden Schritt ist derselbe wie im Zeitlagendiagramm von 4, so daß eine Beschreibung davon hier weggelassen wird.
Bei der oben beschriebenen Ausführungsform der vorliegenden Erfindung werden Multiplikationsfaktoreinstelldaten, die von der Multiplikationsfaktoreinstelleinheit 1 ausgegeben werden, mit den gegenwärtigen Multiplikationsfaktoreinstelldaten verglichen, die von der Pufferschaltung 2 ausgegeben werden, und wenn sich die beiden voneinander unterscheiden, sieht die Taktzustandssteuerschaltung 4 die folgende Steuerung vor: 1) Stoppen der Ausgabe des Taktes nach außen; 2) Schalten der Taktquelle auf den Takt, der nicht der Takt ist, der von der PLL-Oszillationsschaltung 5 ausgegeben wird; 3) Verändern des Multiplikationsfaktors, falls die Multiplikationsfaktoreinstelldaten verändert worden sind; 4) Schalten der Taktquelle auf den PLL-Ausgangstakt, wenn sich der PLL-Ausgangstakt stabilisiert hat; und 5) erneutes Starten der Ausgabe eines neu erzeugten Taktes nach außen.
Auf Grund dieses Merkmals können durch Verändern eines Multiplikationsfaktors mit der Multiplikationsfaktoreinstelleinheit 1 Steuerungen zum Einstellen und Verändern eines Operationstaktes bei den nachfolgenden Schritten gemäß einem vorher festgelegten Zustand unabhängig von einem Programmablauf automatisch und sicher ausgeführt werden. Deshalb ist es möglich, die Kompliziertheit einer Steuerung des Operationstaktes in einer Taktsteuerschaltung zu reduzieren, und präzise Steuerungen einer Operationsgeschwindigkeit können leicht und akkurat realisiert werden. Auf Grund dieses Merkmals kann eine Vergeudung des Energieverbrauchs verringert werden, so daß die Taktsteuerschaltung gemäß der vorliegenden Erfindung für tragbare Vorrichtungen wie etwa ein tragbares Telefon oder für andere Typen von elektrischen Vorrichtungen wie etwa eine digitale Kamera oder Audiovorrichtungen für Autos bestens geeignet ist.
Die Beschreibung der obigen Ausführungsform geht davon aus, daß drei Frequenzteilerschaltungen zur Erzeugung von frequenzgeteilten Takten vorgesehen werden, aber die vorliegende Erfindung ist nicht auf diese Konfiguration begrenzt, und eine Anzahl von Frequenzteilerschaltungen zur Erzeugung von frequenzgeteilten Takten kann eins, zwei, vier oder höher sein.
Wenn bei der vorliegenden Erfindung die Einstellung eines Multiplikationsfaktors verändert wird oder wenn ein PLL-Verriegelungszustand instabil wird, stoppt die Taktzustandssteuerschaltung 4 die Ausgabe des Operationstaktes nach außen und schaltet die Taktquelle auf einen Takt, der nicht der PLL-Ausgangstakt ist. Wenn ein Multiplikationsfaktor zu verändern ist, stellt die Taktzustandssteuerschaltung 4 den neuen Multiplikationsfaktor ein und wartet auf die Stabilisierung des PLL-Ausgangstaktes, und nachdem sich der PLL-Ausgangstakt stabilisiert hat, schaltet sie die Taktquelle wieder auf den PLL-Ausgangstakt, um die Ausgabe des Taktes nach außen erneut zu starten. Durch dieses Merkmal kann eine Kompliziertheit einer Steuerung des Operationstaktes reduziert werden, und eine präzisere und akkuratere Steuerung einer Operationsgeschwindigkeit kann ohne weiteres realisiert werden.

Claims

Taktsteuerschaltung mit: einem PLL-Oszillator (5), der einen Referenztakt von außen empfängt und einen PLL-Ausgangstakt auf der Basis des Referenztaktes ausgibt; einem Detektor (5), der ein Zustandsdetektionssignal ausgibt, das eine Stabilität oder Instabilität des PLL-Ausgangstaktes angibt; einem Taktquellenselektor (13), der den Referenztakt und den PLL-Ausgangstakt empfängt und einen von dem Referenztakt und dem PLL-Ausgangstakt als Basistakt selektiv ausgibt; einer Ausgangsschaltung (6, 7, 8, 10, 11, 12), die den Basistakt empfängt, einen Operationstakt, der nach außen auszugeben ist, auf der Basis des Basistaktes erzeugt und die Ausgabe des Operationstaktes nach außen steuert; und einem Taktzustandscontroller (4), der das Zustandsdetektionssignal empfängt und den Taktquellenselektor und die Ausgangsschaltung auf der Basis des Zustandsdetektionssignals steuert; bei der dann, wenn das Zustandsdetektionssignal angibt, daß der PLL-Ausgangstakt instabil ist, der Taktzustandscontroller die Ausgangsschaltung steuert, um die Ausgabe des Operationstaktes nach außen zu stoppen, und den Taktquellenselektor steuert, um den Referenztakt als Basistakt zu selektieren; und wenn das Zustandsdetektionssignal angibt, daß der PLL-Ausgangstakt stabil geworden ist, der Taktzustandscontroller den Taktquellenselektor steuert, um den Basistakt von dem Refe renztakt auf den PLL-Ausgangstakt umzuschalten, und die Ausgangsschaltung steuert, um die Ausgabe des Operationstaktes nach außen erneut zu starten.
Taktsteuerschaltung nach Anspruch 1, bei der die Ausgangsschaltung ferner umfaßt: einen oder eine Vielzahl von Frequenzteilern (6, 7, 8) zur Erzeugung von frequenzgeteilten Takten, die eine Frequenz des Basistaktes teilen und den Operationstakt erzeugen.
Taktsteuerschaltung mit: einem PLL-Oszillator (5), der einen PLL-Ausgangstakt, der nach außen auszugeben ist, auf der Basis eines Referenztaktes und eines Rückführungstaktes erzeugt; einem Frequenzteiler (14) zur Erzeugung des Rückführungstaktes durch Teilen einer Frequenz des PLL-Ausgangstaktes, der durch den PLL-Oszillator ausgegeben wird; einer Multiplikationsfaktoreinstelleinheit (1), die Multiplikationsfaktoreinstelldaten zum Einstellen eines Multiplikationsfaktors in dem PLL-Oszillator ausgibt; einer Puffereinheit (2), die die Multiplikationsfaktoreinstelldaten von der Multiplikationsfaktoreinstelleinheit holt, wenn das Holen der Multiplikationsfaktoreinstelldaten zulässig ist, und die geholten Multiplikationsfaktoreinstelldaten an den Frequenzteiler zur Erzeugung des Rückführungstaktes ausgibt; einem Komparator (3), der die Multiplikationsfaktoreinstelldaten, die durch die Multiplikationsfaktoreinstelleinheit ausgegeben werden, mit den Multiplikationsfaktoreinstelldaten vergleicht, die durch die Puffereinheit ausgegeben werden; einem Taktquellenselektor (13), der die Taktquelle zwischen dem PLL-Ausgangstakt und dem Referenztakt umstellt und einen Basistakt ausgibt; und einem Taktzustandscontroller (4), der eine erste Steuerung vorsieht, wenn ein Vergleichsresultat in dem Komparator angibt, daß sich die zwei Multiplikationsfaktoreinstelldaten voneinander unterscheiden, welche erste Steuerung das Stoppen der Ausgabe eines Operationstaktes, der auf der Basis des Basistaktes erzeugt wird, nach außen enthält; das Steuern des Taktquellenselektors, um die Taktquelle von dem PLL-Ausgangstakt auf den Referenztakt zu schalten; und das Identischmachen der Multiplikationseinstelldaten, die durch die Puffereinheit ausgegeben werden, mit den Multiplikationseinstelldaten, die durch die Multiplikationsfaktoreinstelleinheit ausgegeben werden, und eine zweite Steuerung vorsieht, wenn sich der PLL-Ausgangstakt stabilisiert hat, welche zweite Steuerung das Steuern des Taktquellenselektors enthält, um die Taktquelle von dem Referenztakt zurück auf den PLL-Ausgangstakt zu schalten; das Erzeugen des Operationstaktes auf der Basis des PLL-Ausgangstaktes; und das Ausgeben des Operationstaktes nach außen.
Taktsteuerschaltung nach Anspruch 3, ferner mit: einer Differenzdetektionseinheit (3), die eine Differenz erhält zwischen den Multiplikationsfaktoreinstelldaten, die durch die Multiplikationsfaktoreinstelleinheit ausgegeben werden, und den Multiplikationsfaktoreinstelldaten, die durch die Puffereinheit ausgegeben werden, und die Differenz ausgibt; und einem oder einer Vielzahl von Frequenzteilern (6, 8) zur Erzeugung von frequenzgeteilten Takten, die in sich selbst ein Frequenzteilungsverhältnis auf der Basis des Umschaltens der Taktquelle durch den Taktquellenselektor und der Differenz zwischen den zwei Multiplikationsfaktoreinstelldaten, die durch die Differenzdetektionseinheit ausgegeben wird, einstellen und den Operationstakt erzeugen, indem eine Frequenz des Basistaktes gemäß dem eingestellten Frequenzteilungsverhältnis geteilt wird.
Taktsteuerschaltung nach Anspruch 4, bei der der Frequenzteiler (14) zur Erzeugung des Rückführungstaktes ein erstes Operationszeitlagensignal wenigstens an einen (6) der Frequenzteiler zur Erzeugung von frequenzgeteilten Takten ausgibt und der Frequenzteiler (6) zur Erzeugung von frequenzgeteilten Takten, der das erste Operationszeitlagensignal empfangen hat, den Operationstakt, der nach außen auszugeben ist, synchron mit dem PLL-Ausgangstakt auf der Basis des ersten Operationszeitlagensignals ausgibt und ein zweites Operationszeitlagensignal auf der Basis des ersten Operationszeitlagensignals ausgibt.
Taktsteuerschaltung nach Anspruch 5, ferner mit: einem Zähler (19), der das zweite Operationszeitlagensignal empfängt und auf der Basis des zweiten Operationszeitlagensignals die Operation des anderen Frequenzteilers (7,8) zur Erzeugung eines frequenzgeteilten Taktes zu einer Versetzungszeitlage synchronisiert, die nach Wunsch eingestellt werden kann.
Taktsteuerverfahren mit: einem Detektionsschritt (S2) zum Detektieren der Stabilität oder Instabilität eines PLL-Ausgangstaktes, der von einem PLL-Oszillator (5) auf der Basis eines Referenztaktes ausgegeben wird; einem ersten Steuerschritt (S4,S5) zum Stoppen der Ausgabe eines Operationstaktes, der auf der Basis eines Basistaktes erzeugt wird, nach außen und Selektieren des Referenztaktes als Basistakt, wenn die Instabilität des PLL-Ausgangstaktes detektiert wird; einem zweiten Steuerschritt (S9,S2) zum Schalten des Basistaktes von dem Referenztakt auf den PLL-Ausgangstakt und Neustarten der Ausgabe des Operationstaktes nach außen, wenn die Stabilität des PLL-Ausgangstaktes detektiert worden ist.
Taktsteuerverfahren mit: einem Vergleichsschritt (S3) zum Vergleichen von Multiplikationsfaktoreinstelldaten, die neu einzustellen sind, mit gegenwärtigen Multiplikationsfaktoreinstelldaten, welche Multiplikationsfaktoreinstelldaten einen Multiplikationsfaktor in einem PLL-Oszillator (5) einstellen, der einen PLL-Ausgangstakt auf der Basis eines Referenztaktes erzeugt; einem ersten Steuerschritt (S4,S5,S6) zum Stoppen der Ausgabe eines Operationstaktes, der auf der Basis eines Basistaktes erzeugt und nach außen ausgegeben wird, zum Selektieren des Referenztaktes als Basistakt und Identischmachen der gegenwärtigen Multiplikationsfaktoreinstelldaten mit den Multiplikationsfaktoreinstelldaten, die neu einzustellen sind, wenn ein Resultat des Vergleichs bei dem Vergleichsschritt angibt, daß sich die zwei Multiplikationsfaktoreinstelldaten voneinander unterscheiden; einem zweiten Steuerschritt (S9,S1) zum Schalten des Basistaktes von dem Referenztakt auf den PLL-Ausgangstakt und Neustarten der Ausgabe des Operationstaktes nach außen, wenn der PLL-Ausgangstakt stabilisiert worden ist.