DE10007607A1

DE10007607A1 - Ausfallsichere Überspannungsschutzschaltung

Info

Publication number: DE10007607A1
Application number: DE2000107607
Authority: DE
Inventors: Anthony Sanders; David Mueller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-02-18
Filing date: 2000-02-18
Publication date: 2001-08-30
Anticipated expiration: 2020-02-19
Also published as: DE10007607B4; WO2001061855A1

Abstract

Ausfallsichere Überspannungsschutzschaltung für eine spannungsversorgte Ausgangsstufe (1) einer integrierten Schaltung mit DOLLAR A einer Überspannungserfassungseinrichtung (12) zum Erfassen einer an einem Signalausgang einer Treiberstufe (9) aufgetretenen Überspannung, DOLLAR A einer steuerbaren Schalteinrichtung (8) zum Schalten der Treiberstufe (9) in einen hochohmigen Sperrzustand, wenn als Störfall eine Überspannung durch die Überspannungserfassungseinrichtung (12) erfaßt wird, und mit DOLLAR A einer Spannungsversorgungseinrichtung (16), welche die Überspannungserfassungseinrichtung (12) und die steuerbare Schalteinrichtung (8) bei Ausfall der normalen Versorgungsspannung V¶DD¶ mit einer Störfall-Versorgungsspannung V¶B¶ versorgt, die aus der am Signalausgang der Treiberstufe (9) aufgetretenen Überspannung erzeugt wird.

Description

Die Erfindung betrifft eine ausfallsichere Überspannungs schutzschaltung für eine spannungsversorgte Treiberstufe, insbesondere für eine CMOS-Treiberstufe zum Treiben einer in tegrierten Schaltung.

Treiberstufen werden in integrierten Schaltungen beispiels weise als Bustreiber am Ausgang der Funktionseinheiten oder als Ausgangstreiber am Ausgang des gesamten Schaltkreises verwendet. Die Treiberstufen der integrierten Schaltung sind mit unterschiedlichen Technologien, insbesondere als BiCMOS- Treiber oder CMOS-Treiber realisierbar.

Fig. 1 zeigt schematisch den Aufbau einer typischen inte grierten Schaltung mit einem Spannungsversorgungsanschluss bzw. einem Spannungsversorgung-PAD, der eine Versorgungsspan nung V_DD empfängt. Die Versorgungsspannung V_DD wird an einen ringförmigen Stromversorgungsbus B angelegt, der zur Strom versorgung des Funktionskerns der integrierten Schaltung über die Stromversorgungsleitungen L dient. Im Funktionskern F der integrierten Schaltung erfolgt die eigentliche Daten- oder Signalverarbeitung, wobei der Funktionskern über (nicht dar gestellte) Signaleingänge Signale empfängt und mehrere Signalausgänge A aufweist. Der Signalausgang A ist über eine Signalausgangsleitung SAL mit einer Ausgangsstufe verbunden, die ebenfalls mit der die Versorgungsspannung V_DD über eine Stromversorgungsleitung versorgt wird. Der Signalausgang der Ausgangsstufe AS wird mit dem Gehäusesignalausgang der inte grierten Schaltung gebondet bzw. verdrahtet. Die Ausgangsstu fe wird über ein Aktiviersignal E (Enable) zur Abgabe des Ausgangssignals an den Signalausgang der integrierten Schal tung aktiviert. Das Aktivier-Steuersignal E wird ebenfalls durch den Funktionskern F der integrierten Schaltung erzeugt.

Ist die Ausgangsstufe in CMOS-Technologie hergestellt, be trägt die Versorgungsspannung V_DD 5 Volt oder weniger.

Fig. 2 zeigt den Aufbau einer CMOS-Treiberstufe innerhalb der in Fig. 1 dargestellten Ausgangsstufe. Die CMOS-Treiberstufe besteht aus zwei komplementären Treiber-Schalttransistoren, nämlich einem PMOS-Transistor und einem NMOS-Transistor. Bei de MOS-Transistoren weisen jeweils einen Drain-Anschluss D, einen Gate-Anschluss G, einen Source-Anschluss S sowie einen Bulk- bzw. Substratanschluss B auf. Beim NMOS dient das P- dotierte Halbleitersubstrat mit dem Anschluss D_N als Bulk. Der PMOS benötigt ein N-dotiertes Bulk-Gebiet und wird des halb in einer N-dotierten Wanne mit B_P mit zugehörigem Bulk- Anschluss hergestellt. Die Drain- und Source-Gebiete sind beim NMOS stark N-dotiert, während sie beim PMOS stark P- dotiert sind. Die Gate- bzw. Steueranschlüsse G werden aus Polysilicium hergestellt und sind durch eine dünne Gate- Oxidschicht von dem darunterliegenden Leitungskanal isoliert.

Aus der Schichtenfolge einer CMOS-Schaltung, wie sie in Fig. 2 dargestellt ist, ergeben sich mehrere PN-Übergänge, die in Sperrichtung betrieben werden müssen. In Fig. 2 sind sie als Dioden dargestellt.

Fig. 3 zeigt ein Schaltbild einer CMOS-Treiberstufe mit einem Signaleingang E1, der an dem Gate des PMOS-Transistors an liegt, und einem Signaleingang E2, der an dem Gate des NMOS- Transistors anliegt. Der Signalausgang der Treiberstufe AS wird mit den beiden Drain-Anschlüssen verbunden. Zwischen dem Drain-Anschluss des PMOS-Transistors und dem Bulk-Anschluss des PMOS-Transistors liegt eine parasitäre Diode, die norma lerweise in Sperrichtung betrieben wird. Bei CMOS- Treiberstufen beträgt die Versorgungsspannung V_DD gewöhnlicherweise 3,3 Volt oder weniger. Ist die Spannung an dem Ausgangsanschluss AS der Treiberstufe jedoch größer als 3,3 Volt, beispielsweise 5 Volt, wird die parasitäre Diode in Durchlaßrichtung be trieben und führt zu einem ungewollten Aufladen der Versor gungsspannung V_DD. Die Ausgangsstufe lädt so über die Span nungsversorgungsleitung VL (siehe Fig. 1)den Spannungsver sorgungsring B für den Funktionskern F auf eine Spannung auf, die über der gewöhnlichen Versorgungsspannung V_DD liegt. Dies führt zu einem zusätzlichen Spannungsstreß für die in dem Funktionskern F enthaltenen Bauelemente und kann zur Zerstö rung von einzelnen Bauelementen innerhalb des Funktionskerns F der integrierten Schaltung führen.

Eine am Ausgangsanschluss AS der Treiberstufe anliegende Spannung, die höher ist als die Versorgungsspannung V_DD, kann beispielsweise durch einen Kurzschluß hervorgerufen werden. Viele Systeme verwenden mehrere unterschiedlich hohe Versor gungsspannungen für unterschiedliche integrierte Schaltungen, beispielsweise eine zusätzliche Versorgungsspannungsleitung von 5 Volt. Wird durch Kurzschluß eine Spannung von 5 Volt an den Ausgangsanschluss AS der CMOS-Treiberstufe angelegt, die eine normale Versorgungsspannung V_DD von 3,3 Volt aufweist, wird die parasitäre Diode in Durchlassrichtung betrieben und die gewöhnliche Spannungsversorgung V_DD ungewollt aufgeladen.

Es wurde im IEEE Journal of Solid States, Band 30, Nr. 7, S. 823-825, Juli 1995, ein CMOS-Treiberschaltkreis vorge schlagen, der gegenüber einer Spannung von 5 Volt unempfind lich ist. Dabei wird ein zum NMOS-Transistor der CMOS- Treiberstufe in Reihe geschalteter NMOS-Transistor vorge schlagen, dessen Gate-Anschluss an der Versorgungsspannung V_DD anliegt, sowie eine N-Wanne des PMOS-Transistors, deren Potential frei schwebend ist. Der in Reihe zu dem NMOS- Transistor geschaltete Stapel-NMOS-Transistor, dessen Gate- Anschluss an der Versorgungsspannung V_DD anliegt, sorgt da für, dass der Potentialknoten zwischen den beiden NMOS- Transistoren lediglich auf einen Spannungswert steigen kann, der der Differenz zwischen der Versorgungsspannung V_DD und einer Schwellenwertspannung V_TH entspricht, da sonst der Sta pel-NMOS-Transistor abschaltet.

Während des normalen Betriebs ist die frei schwebende N-Wanne des PMOS-Transistors an die positive Versorgungsspannung V_DD angeschlossen. Falls die Spannung am Ausgangsanschluss der CMOS-Treiberstufe höher wird als die Versorgungsspannung V_DD, wird die N-Wanne von der Versorgungsspannung V_DD getrennt und direkt an den Ausgangsanschluss angelegt, so dass die N-Wanne auf das höhere Potential aufgeladen wird. Auf diese Weise wird verhindert, dass die parasitäre Diode in Durchlaßrich tung betrieben wird. Der Gate-Anschluss des PMOS-Transistors wird ebenfalls auf die höhere, am Ausgangsanschluss der Trei berstufe anliegende Spannung von beispielsweise 5 Volt ange legt.

Der Nachteil bei dieser bekannten. Überspannungsschutzschal tung besteht darin, dass sie nicht ausfallsicher ist bzw. keine Fail-safe-Eigenschaften aufweist. Die Schalteinrichtun gen, die das Umschalten des Potentials der frei schwebenden N-Wanne und des Gate-Anschlusses des PMOS-Transistors bewir ken, werden durch die normale Versorgungsspannung V_DD betrie ben. Darüber hinaus liegt der Gate-Anschluss des Stapel-NMOS- Transistors ebenfalls an der gewöhnlichen Versorgungsspannung V_DD. Fällt die Versorgungsspannung V_DD aus und liegt gleich zeitig eine Spannung am Ausgangsanschluss der Treiberstufe an, gewährleistet eine derartige herkömmliche Überspannungs schutzschaltung keinen Schutz vor einem Aufladen des Versor gungsspannungsringes B des Funktionskerns F auf die an dem Ausgang der Treiberstufe angelegte hohe Spannung. In diesem Falle wird der Funktionskern der integrierten Schaltung durch den an den Bauelementen auftretenden Spannungsstreß beschä digt, und die integrierte Schaltung muß ausgetauscht werden. Es ist daher die Aufgabe der vorliegenden Erfindung, eine Überspannungsschutzschaltung zu schaffen, die auch bei Aus fall der Versorgungsspannung einen sicheren Schutz der inte grierten Schaltung vor Überspannungen bietet.

Diese Aufgabe wird erfindungsgemäß durch eine Überspannungs schutzschaltung mit den im Patentanspruch 1 angegebenen Merk malen gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den nachgeordneten Unteransprüchen.

Die Erfindung schafft eine ausfallsichere Überspannungs schutzschaltung zum Schutz einer integrierten Schaltung vor einer Überspannung mit einer spannungsversorgten Treiberstu fe, wobei die Überspannungsschutzschaltung eine Überspannungserfassungseinrichtung zum Erfassen einer an einem Signalausgang der Treiberstufe aufgetretenen Überspan nung und eine steuerbare Schalteinrichtung zum Schalten der Treiberstufe in einen hochohmigen Sperrzustand aufweist, wenn als Störfall eine Überspannung durch die Überspannungserfas sungseinrichtung erfaßt wird, wobei die Überspannungsschutz schaltung ferner eine Spannungsversorgungseinrichtung be sitzt, welche die Überspannungserfassungseinrichtung und die steuerbare Schalteinrichtung bei Ausfall der normalen Versor gungsspannung mit einer Störfall-Versorgungsspannung ver sorgt, die aus der am Signalausgang der Treiberstufe aufge tretenen Überspannung erzeugt wird.

Die Grundidee der erfindungsgemäßen Überspannungsschutzschal tung besteht darin, die als Störfall aufgetretene Überspan nung als Spannungsversorgung zum Schalten der steuerbaren schützenden Schalteinrichtung zu verwenden, so dass ein Schalten der Treiberstufe in einen hochohmigen Sperrzustand auch gewährleistet ist, wenn die Versorgungsspannung aus fällt.

Gemäß einer bevorzugten Weiterbildung der erfindungsgemäßen Überspannungsschutzschaltung besteht die Treiberstufe aus zwei komplementären Treiber-Schalttransistoren, die durch die Schalteinrichtung in einen hochohmigen Zustand schaltbar sind.

Die Treiberstufe ist vorzugsweise eine CMOS-Treiberstufe mit einem NMOS- und einem PMOS-Treibertransistor, deren Gate- Anschlüsse mit der Schalteinrichtung verbunden sind.

Bei einer bevorzugten Weiterbildung enthält die Spannungsver sorgungseinrichtung eine mit dem Signalausgang der Treiber stufe verbundene Spannungs-Herabsetzung, die eine an dem Signalausgang der Treiberschaltung aufgetretene Überspannung auf die normale Versorgungsspannung herabsetzt, wenn die Ver sorgungsspannung null ist.

Die Spannungsherabsetzungsschaltung besteht vorzugsweise aus mehreren in Reihe geschalteten Dioden.

Dies bietet den besonderen Vorteil, dass die Spannungsherab setzungsschaltung in einfacher Weise im Herstellungsprozeß der integrierten Schaltung herstellbar ist.

Die Dioden der Spannungsherabsetzungsschaltung sind vorzugs weise derart geschaltet, dass sie bei auftretender Überspan nung in Durchlassrichtung geschaltet sind, wobei an jeder Diode jeweils eine Dioden-Durchlassungsspannung abfällt.

Die Anzahl der in Reihe geschalteten Dioden wird vorzugsweise in Abhängigkeit von der Spannungsdifferenz zwischen einer ma ximalen möglichen Überspannung V_max und der normalen Versor gungsspannung V_DD sowie der Dioden-Durchlassspannung vorgese hen.

Die Spannungsversorgungseinrichtung weist vorzugsweise einen hochohmigen, Widerstand zum Anschluss der normalen Versor gungsspannung auf.

Die Schalteinrichtung schaltet bei Erfassen einer Überspan nung an dem Signalausgang der CMOS-Treiberstufe vorzugsweise zusätzlich den Substratanschluss des PMOS-Transistors an die aufgetretene Überspannung.

Die Überspannungsschutzschaltung ist vorzugsweise einer CMOS- Treiberstufen-Signalanpassungsschaltung nachgeschaltet, die ein Ausgangssignal vom Funktionskern der integrierten Schal tung zum Treiben durch die CMOS-Treiberstufe anpaßt.

Die CMOS-Treiberstufen-Signalanpassungsschaltung weist vor zugsweise einen ersten P-Signalausgang zur Ansteuerung des Gate-Anschlusses des PMOS-Transistors der CMOS-Treiberstufe sowie einen zweiten N-Signalausgang zur Ansteuerung des Gate- Anschlusses des NMOS-Transistors der CMOS-Treiberstufe auf, wobei die Schalteinrichtung die beiden Signalausgänge der CMOS-Treiberstufe-Signalanpassungsschaltung mit den zugehöri gen Gate-Anschlüssen verbindet, wenn am Signalausgang der CMOS-Treiberstufe keine Überspannung erfaßt wird.

Bei einer bevorzugten Ausführungsform beträgt die normale Versorgungsspannung der CMOS-Treiberstufe bis zu 3,3 Volt, und die erfaßte Überspannung ist größer als 5 Volt.

Bei einer weiteren bevorzugten Ausführungsform der ausfallsi cheren Überspannungsschutzschaltung ist zu dem NMOS- Treibertransistor der CMOS-Treiberstufe ein Stapel-NMOS- Transistor in Reihe geschaltet, dessen Gate-Anschluss durch die Spannungsversorgungseinrichtung mit Spannung versorgt wird.

Des weiteren wird eine bevorzugte Ausführungsform der erfin dungsgemäßen ausfallsicheren Überspannungsschutzschaltung un ter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.

Es zeigen:

Fig. 1 eine integrierte Schaltung mit einer Signalausgangs stufe gemäß dem Stand der Technik;

Fig. 2 den Aufbau einer CMOS-Treiberstufe nach dem Stand der Technik;

Fig. 3 ein Ersatzschaltbild einer CMOS-Treiberstufe nach dem Stand der Technik;

Fig. 4 ein Blockschaltbild einer Ausgangsstufe nach dem Stand der Technik;

Fig. 5 ein Blockschaltbild einer Ausgangsstufe für eine inte grierte Schaltung, die eine ausfallsichere Überspannungs schutzschaltung gemäß der Erfindung enthält;

Fig. 6 eine bevorzugte Ausführungsform der erfindungsgemäßen Überspannungsschutzschaltung;

Fig. 7a, b, c bevorzugte Ausführungsformen der in der erfin dungsgemäßen Überspannungsschutzschaltung enthaltenen Span nungsversorgungseinrichtung;

Fig. 8a, b zeigen Spannungsabfälle der Transistoren innerhalb der Treiberstufe;

Fig. 9 eine bevorzugte Ausführungsform der Wechselschalter in Fig. 6

Fig. 5 zeigt ein Blockschaltbild einer Ausgangsstufe für eine integrierte Schaltung, bei der die erfindungsgemäße ausfall sichere Überspannungsschutzschaltung enthalten ist.

Die Ausgangsstufe 1 erhält über einen Signaleingang 2 ein Si gnal von einem Signalausgang des Funktionskerns seiner inte grierten Schaltung. Das Ausgangssignal des Funktionskerns ge langt über den Signaleingang 2 der Ausgangsstufe 1 und eine interne Leitung 3 zu einer Treiberstufen-Signalanpassungs schaltung 4, die über eine Steuerleitung 5 und einen Steuer anschluss 6 ein Aktivier- bzw. Enable-Signal vom Funktionskern der integrierten Schaltung empfängt. In der Treiberstu fen-Signalanpassungsschaltung 4 erfolgt eine Signalanpassung des Ausgangssignals des Funktionskerns an die in der Aus gangsstufe 1 vorgesehene Treiberstufe 9. Wird in der Aus gangsstufe 1 eine CMOS-Treiberstufe verwendet, muß das Aus gangssignal des Funktionskerns zur Ansteuerung der komplemen tären Treibertransistoren innerhalb der CMOS-Treiberstufe aufgespalten werden. Darüber hinaus werden die Signale in der Treiberstufen-Signalanpassungsschaltung 4 verstärkt und be wußt Signalverzögerungen zur Anpassung der CMOS-Treiberstufe vorgenommen. Die Treiberstufen-Signalanpassungsschaltung 4 ist über Leitungen 7 mit einer steuerbaren Schalteinrichtung 8 verbunden. Die steuerbare Schalteinrichtung 8 schaltet die CMOS-Treiberstufe 9 über Schaltleitungen 10. Hierzu empfängt die Schalteinrichtung 8 über Steuerleitungen 11 Steuersignale von einer Überspannungserfassungseinrichtung 12. Die CMOS- Treiberstufe 9 ist eine Leistungsstufe und treibt die empfan genen angepaßten Ausgangssignale zur Abgabe über eine Aus gangsleitung 13 an einen Signalausgang 14 der Ausgangsstufe 1. Die Überspannungserfassungseinrichtung 12 erfaßt über eine Erfassungsleitung 15 eine an der Leitung 13 aufgetretene Überspannung und steuert über die Steuerleitungen 11 die steuerbare Schalteinrichtung 8.

Die Ausgangsstufe 1 weist ferner eine Spannungsversorgungs einrichtung 16 auf, die über Spannungsversorgungsleitungen 17, 18, 19 die steuerbare Schalteinrichtung 8, die CMOS- Treiberstufe 9 und die Überspannungserfassungseinrichtung 12 mit einer Spannung versorgt. Hierzu ist die Spannungsversor gungseinrichtung 16 der Ausgangsstufe 1 über eine Leitung 20 mit dem Signalausgang 14 verbunden und erhält über eine Lei tung 21 eine am Versorgungsspannungsanschluss 22 der Aus gangsstufe 1 anliegende Versorgungsspannung V_DD der inte grierten Schaltung. Die Spannungsversorgungseinrichtung 16 versorgt die Überspannungserfassungseinrichtung 12 und die steuerbare Schalteinrichtung 8 bei Ausfall der normalen Ver sorgungsspannung V_DD bei Auftreten einer Überspannung am Signalausgang 14 mit einer Störfall-Versorgungsspannung, die aus der am Signalausgang 14 aufgetretenen Überspannung er zeugt wird.

Fig. 6 zeigt eine bevorzugte Ausführungsform der erfindungs gemäßen ausfallsicheren Überspannungsschutzschaltung.

Die CMOS-Treiberstufe 9 weist zwei komplementäre Treiber- Schalttransistoren auf, nämlich einen PMOS- Treiberschalttransistor 23a und einen NMOS-Treibertransistor 24.

Der PMOS-Transistor 23a besitzt einen Gate-Anschluss 24a, der über einen Anschluss 29a der CMOS-Treiberstufe 9 und eine Si gnalleitung 10a an einem Ausgangsanschluss 62 der steuerbaren Schalteinrichtung 8 anliegt. Der Source-Anschluss 26 des PMOS-Transistors 23a liegt über einem Schalter 50a an der Spannungsversorgungsleitung 17 und über einem PMOS-Transistor 23b an der Versorgungsspannung V_DD an. Der PMOS-Transistor 23b ist im Überspannungsfall geschlossen und wird während des normalen Betriebs genauso geschaltet wie der PMOS-Transistor 23a. Die Bulk-Anschlüsse 27a, 27b der PMOS-Transistoren 23a, 23b werden über eine Leitung 28 mit einem Eingangsanschluss 29 der CMOS-Treiberstufe 9 verbunden. Der Eingangsanschluss 29 der CMOS-Treiberstufe 9 wird über eine Leitung 10b an den Ausgangsanschluss 30 der Schalteinrichtung 8 angelegt. Der Drain-Anschluss 31 des PMOS-Treiber-Transistors 23a liegt über eine interne Leitung 32 an einem Potentialknoten 33 an, der über eine interne Leitung 34 an einem Signalausgangsan schluss 35 der CMOS-Treiberstufe 9 angeschlossen ist. Der Ausgangsanschluss 35 der CMOS-Treiberstufe 9 wird mittels der Leitung 13 an den Ausgangsanschluss 14 der Ausgangsstufe 1 angelegt.

Der NMOS-Transistor 24 weist ebenfalls einen Gate-Anschluss 36 auf, der über einen Signaleingangsanschluss 37 der CMOS- Treiberstufe 9 und eine Leitung 10c mit einem Signalausgangsanschluss 38 der steuerbaren Schalteinrichtung 8 verbunden ist. Der Source-Anschluss 39 des NMOS-Transistors 24 liegt über eine Leitung 40 an Masse an. Der Drain-Anschluss 41 des NMOS-Transistors 24 wird über eine Leitung 42 mit dem Source- Anschluss 43 eines weiteren NMOS-Transistors 44 verbunden, dessen Drain-Anschluss 45 an dem Potentialknoten 33 anliegt. Der zusätzliche NMOS-Transistor 44 weist einen Gate-Anschluss 46 auf, der über eine interne Leitung 46a an der Versorgungs spannung V_B anliegt. Der NMOS-Transistor 44 ist mit dem NMOS- Treibertransistor 24 stapelförmig in Reihe geschaltet. Die steuerbare Schalteinrichtung 8 enthält mehrere Schalteinrich tungen 50, 50a, 51, 52, 53. Die Schalteinrichtungen 50, 50a, 51, 52, 53 sind vorzugsweise Halbleiterschalter. Die Schalt einrichtungen 50, 50a, 51, 52, 53 werden jeweils über Leitun gen 54, 54a, 55, 56, 57 mit einer Versorgungsspannung ver sorgt. Diese Versorgungsspannungsleitungen sind mit der Ver sorgungsspannungsleitung 17 zum Anschluss an die Spannungs versorgungseinrichtung 16 verbunden. Die Schalteinrichtungen 50, 50a, 51, 52, 53 werden gesteuert geschaltet, wobei sie über Schaltsteuerleitungen 11a, 11b, 11c, 11d, 11e mit der Überspannungserfassungseinrichtung 12 verbunden sind. Die Überspannungserfassungseinrichtung 12 steuert in Abhängigkeit von der an der Erfassungsleitung 15 erfaßten Spannung die Schalteinrichtungen 50, 50a, 51, 52, 53 innerhalb der steuer baren Schalteinrichtung 8.

Der Ausgang des Schalters 50 ist über eine interne Leitung 58 mit dem Ausgangsanschluss 25 der Schalteinrichtung 8 verdrah tet. Der Eingang des Schalters 50 wird über eine Eingangslei tung 59 an einen Signaleingangsanschluss 60 der steuerbaren Schalteinrichtung 8 angeschlossen. Der Signaleingangsan schluss 60 ist mit der Treiberstufen- Signalanpassungsschaltung 4 über eine P-Signalleitung 7a ver bunden. Das über die Steuerleitung 5 vom Funktionskern kom mende Enable-Signal wird mit dem Überspannungserfassungsignal auf der Steuerleitung 11 in einer Logik 4a logisch oder verknüpft. Die Logik 4a ist ausgangsseitig über eine Leitung 5a mit der Signalanpassungsschaltung 4 verbunden.

Der erste Signaleingang des Wechselschalters 51 ist über eine Leitung 61 mit dem Signaleingangsanschluss 60 verbunden und liegt mit seinem zweiten Signaleingang an dem Signalausgang 14 an. Der Ausgang des Schalters 51 ist an der steuerbaren Schalteinrichtung 8 angeschlossen.

Der Schalter 52 ist vorzugsweise als ein Wechselschalter aus gebildet, dessen erster Eingang über eine Leitung 63 mit der normalen Versorgungsspannung V_DD versorgt wird und dessen zweiter Eingang über eine Leitung 64 an dem Signalausgang 14 angelegt.

Der Schalter 53 ist ebenfalls vorzugsweise als ein Wechsel schalter ausgebildet, dessen erster. Eingang über eine Leitung 65 mit Masse verbunden ist und dessen zweiter Eingang über eine interne Signalleitung 66 an einem Signaleingangsan schluss 67 der steuerbaren Schalteinrichtung 8 anliegt. Der Signaleingangsanschluss 67 ist über eine Signalleitung 7b mit der in Fig. 5 dargestellten Treiberstufen-Signalanpassungs schaltung 4 verbunden.

Im Normalbetrieb liegt sowohl der Wechselschalter 50 als auch der Wechselschalter 51 am Signaleingang 60 an. Hierdurch ist die Treiberstufen-Signalanpassungsschaltung 4 zum Ansteuern des PMOS-Treibertransistors 23a innerhalb der CMOS- Treiberstufe 9 mit dem Gate-Anschluss 24b des PMOS- Schalttransistors 23b verbunden. Im Normalbetrieb schaltet der Schalter 52 ferner die an der Leitung 63 anliegende nor male Versorgungsspannung V_DD über die Leitung 10b an den Bulk-Anschlüsse 27a, b der PMOS-Treibertransistoren 23a, 23b. Der Schalter 53 schaltet im Normalbetrieb das an der Leitung 66 anliegende Ausgangssignal der Treiberstufen- Signalanpassungsschaltung 4 über die Leitung 10c an den Gate- Anschluss 36 des NMOS-Treibertransistors 24.

Falls die Überspannungserfassungseinrichtung 12 über die Er fassungsleitung 15 eine Überspannung am Signalausgang 35 der CMOS-Treiberstufe 9 an der Leitung 13 erfaßt, schaltet sie über Schaltersteuerleitungen 11a, 11b, 11c, 11d, 11e die Schalter 50, 50a, 51, 52, 53 in die jeweils andere Schalt stellung. Bei diesem Störfallbetrieb wird somit der Schalter 50 auf die Leitung 18 umgeschaltet und der Schalter 51 schal tet ebenfalls um, so dass die Ausgangsspannung V_pad an den Ga te-Anschluss 24a des PMOS-Treibertransistors 23a angelegt wird.

Der Schalter 52 schaltet im Störfall auf die Leitung 64, da mit die Ausgangsspannung V_pad über die Leitung 10b an den Bulk-Anschlüssen 27a, 27b der PMOS-Treibertransistoren 23a, 23b anliegt.

Bei Auftreten einer Überspannung an dem Ausgangsanschluss 14 schaltet die Überspannungserfassungseinrichtung 12 über die Steuerleitung 11d den Schalter 53 über die Leitung 65 an Mas se, so dass der Gate-Anschluss 36 des NMOS-Treibertransistors 24 auf Erdpotential gezogen wird und so der NMOS- Treibertransistor 36 sicher in einen hochohmigen Sperrzustand geschaltet wird.

Fig. 7a zeigt eine bevorzugte Ausführungsform der Spannungs versorgungseinrichtung 16. Die Spannungsversorgungseinrich tung 16 ist über die Leitung 20 mit dem Signalausgangsan schluss 14 der Ausgangsstufe 1 verbunden. Ferner liegt über eine Leitung 21 die normale Versorgungsspannung V_DD der inte grierten Schaltung an der Spannungsversorgungseinrichtung 16 an. Die Spannungsversorgungseinrichtung 16 enthält mehrere in Reihe geschaltete Dioden 70, 71, 72, wobei die Kathode einer Diode jeweils mit der Anode der nachgeschalteten Diode ver bunden ist. An der Anode der ersten Diode 70 wird die Leitung 20 angeschlossen. Die Kathode der letzten Diode 72 der in Reihe geschalteten Dioden wird über eine Leitung 73 an einen Potentialknoten 74 angelegt. Der Potentialknoten 74 liefert über eine Leitung 75 eine Versorgungsspannung V_B zur Versor gung der steuerbaren Schalteinrichtung 8 der CMOS- Treiberstufe 9 sowie der Überspannungserfassungseinrichtung 12.

Die an der Leitung 21 anliegende normale Versorgungsspannung V_DD wird über einen in der Spannungsversorgungseinrichtung 16 integrierten hochohmigen Widerstand 76 ebenfalls mit dem Po tentialknoten 74 verbunden. Tritt an dem Signalausgangsan schluss 14 eine Überspannung auf, d. h. eine Spannung, die über der normalen Versorgungsspannung V_DD liegt, sind die in Reihe geschalteten Dioden 70, 71, 72 in Durchlassrichtung ge schaltet, wobei jeweils eine Diodendurchlassspannung an den Dioden 70, 71, 72 abfällt.

Die Anzahl der in Reihe geschalteten Dioden 70, 71, 72 wird so gewählt, dass an dem Potentialknoten 74 beim Auftreten ei ner Überspannung an dem Signalausgangsanschluss 14 die norma le Versorgungsspannung V_DD der Stromversorgungsspannung V_B auftritt, selbst wenn die normale Versorgungsspannung V_DD an der Leitung 21 ausfällt.

Die Anzahl n der Dioden beträgt daher

wobei V_PADmax die maximale am Ausgangsanschluss der Ausgangs stufe auftretende Spannung,
V_DDnominal die normale Versorgungsspannung der integrierten Schaltung, und
V_Diode die Diodendurchlassspannung ist.

Zur Vermeidung von Leckstrom sollte gelten:

V_PADmax - n . V_DDmormal < V_DDmin

Die drei geschalteten Dioden 70, 71, 72 bilden somit eine Spannungsherabsetzungsschaltung 77, die eine am Signalausgang 14 aufgetretene Überspannung auf die normale Versorgungsspan nung V_DD herabsetzt.

Die Spannungsversorgungseinrichtung 16 versorgt bei Auftreten eines Störfalls, d. h. bei Auftreten einer Überspannung an dem Anschluss 14, selbst bei Ausfall der normalen Versorgungs spannung V_DD der integrierten Schaltung die steuerbare Schalteinrichtung 8 sowie die Überspannungserfassungseinrich tung 12 mit einer Versorgungsspannung, so dass die Schaltein richtungen 50, 50a, 51, 52, 53 die Gate-Anschlüsse 24a, 24b, 36 des PMOS-Transistors 23a, 23b und den Gateanschluss 36 NMOS-Treibertransistors 24 sicher derart ansteuern, dass die Treibertransistoren 23a, 24 in den hochohmigen Sperrzustand geschaltet werden. Die Überspannungsschutzschaltung ist somit ausfallsicher gegenüber einem Ausfall der normalen Versor gungsspannung V_DD der integrierten Schaltung.

Fig. 7b zeigt eine alternative Ausführungsform der in Fig. 7a dargestellten Spannungsherabsetzungsschaltung 77. Bei dieser Schaltung werden mehrere bipolare Transistoren hintereinan dergeschaltet, wobei die Basis eines bipolaren Transistors jeweils mit dem Emitter des nachfolgenden Transistors verbun den wird und der Kollektor der Transistoren jeweils an Masse angeschlossen wird.

Fig. 7c zeigt eine weitere bevorzugte Ausführungsform der Spannungsherabsetzungsschaltung 77 mit einer zusätzlichen Snubber-Diode zur Verminderung des Leckstroms.

Die erfindungsgemäße Überspannungsschutzschaltung eignet sich insbesondere als Überspannungsschutzschaltung für eine in CMOS-Technologie hergestellt Treiberstufe, deren normale Ver sorgungsspannung 3,3 Volt oder weniger beträgt. Durch die er findungsgemäße ausfallsichere Überspannungsschutzschaltung ist es möglich, eine derartige CMOS-Treiberstufe mit niedriger Versorgungsspannung gegenüber einer Überspannung unemp findlich bzw. tolerant zu gestalten. Die erfindungsgemäße Überspannungsschutzschaltung funktioniert dabei auch bei Aus fall der normalen Versorgungsspannung der integrierten Schal tung V_DD. Darüber hinaus ist die erfindungsgemäße Schutz schaltung unabhängig von dem Enable/Disable-Schaltsignal für den Funktionskern der integrierten Schaltung.

Ein wesentlicher Aspekt der erfindungsgemäßen Überspannungs schutzschaltung besteht darin, dass trotz der von außen ange legten Überspannung keiner der darin enthaltenen Transistoren einer erhöhten Spannung zwischen dem Drainanschluss und dem Sourceanschluss, zwischen dem Gateanschluss und dem Source- Anschluss sowie zwischen dem Gateanschluss und dem Drainan schluss ausgesetzt ist. Die Spannungsabfälle liegen dabei stets unter der nominalen Spannung.

Fig. 8a stellt die Knotenspannungen und die daraus resultie renden Spannungsabfälle an den Transistoren der Treiberstufe 9 dar, wenn die Versorgungsspannung V_DD 3 Volt und die Über spannung 5 Volt beträgt.

Die Fig. 8b stellt die Knotenspannungen und die daraus re sultierenden Spannungsabfälle an den Transistoren der Trei berstufe 9 dar, wenn die Versorgungsspannung V_DD 0 Volt und die Überspannung 5 Volt beträgt.

Wie man aus den Tabellen erkennen kann, liegen die Spannungs abfälle an den Transistoren 23a, 23b, 44, 24 stets unter 3 Volt.

Fig. 9 zeigt eine bevorzugte Ausführungsform für eine schal tungstechnische Realisierung der beiden Wechselschalter 50, 51. Die in Fig. 9 dargestellte schaltungstechnische Realisie rung gewährleistet, dass an keinem der Schalttransistoren für eine erhöhte Spannung V_DS, V_GS oder V_GD auftritt.

Bezugszeichenliste

1

Ausgangsstufe

2

Signaleingangsanschluss

3

Leitung

4

Treiberstufen-Signalanpassungsschaltung

4

a ODER-Logik

5

Enable-Leitung

5

a Leitung

6

Anschluss

7

Leitungen

8

Schalteinrichtung

9

Treiberstufe

10

Leitungen

11

Steuerleitungen

12

Überspannungserfassungseinrichtung

13

Ausgangsleitung

14

Signalausgangsanschluss

15

Erfassungsleitung

16

Spannungsversorgungseinrichtung

17

Spannungsversorgungsleitung

18

Spannungsversorgungsleitung

19

Spannungsversorgungsleitung

20

Leitung

21

Leitung

22

Versorgungsspannungsanschluss

23

PMOS-Schalttransistor

23

a PMOS-Treibertransistor

24

NMOS-Treibertransistor

24

a,

24

b Gate-Anschlüsse

25

Ausgangsanschluss

26

Source-Anschluss

27

a,

27

b Bulk-Anschlüsse

28

Bulk-Leitung

29

a,

29

b Anschlüsse

30

Ausgangsanschluss

31

Drain-Anschluss

32

Leitung

33

Potentialknoten

34

Leitung

35

Ausgangsanschluss für Treiberstufe

36

Gate-Anschluss

37

Eingangsanschluss

38

Ausgangsanschluss

39

Source-Anschluss

40

Leitung

41

Drain-Anschluss

42

Leitung

43

Source-Anschluss

44

NNOS-Transistor

45

Gate-Anschluß

46

Leitung

47

-

48

-

49

-

50

,

50

a Schalter

51

Schalter

52

Schalter

53

Schalter

54

,

54

a Schalter-Spannungsversorgungsleitung

55

Schalter-Spannungsversorgungsleitung

56

Schalter-Spannungsversorgungsleitung

57

Schalter-Spannungsversorgungsleitung

58

Leitung

59

Leitung

60

Eingangsanschluß

61

Leitung

62

Anschluss

63

Leitung

64

Leitung

65

Leitung

66

Leitung

67

Eingangsanschluß

68

-

69

-

70

Diode

71

Diode

72

Diode

73

Leitung

74

Potentialknoten

75

Spannungsversorgungsleitung

76

Widerstand

77

Spannungsherabsetzungsschaltung

Claims

1. Ausfallsichere Überspannungsschutzschaltung für eine span nungsversorgte Ausgangsstufe (1) einer integrierten Schaltung mit
einer Überspannungserfassungseinrichtung (12) zum Erfassen einer an einem Signalausgang (14) einer Treiberstufe (9) auf getretenen Überspannung,
einer steuerbaren Schalteinrichtung (8) zum Schalten der Treiberstufe (9) in einen hochohmigen Sperrzustand, wenn als Störfall eine Überspannung durch die Überspannungserfassungs einrichtung (12) erfaßt wird, und mit
einer Spannungsversorgungseinrichtung (16), welche die Über spannungserfassungseinrichtung (12) und die steuerbare Schalteinrichtung (8) bei Ausfall der normalen Versorgungs spannung V_DD mit einer Störfall-Versorgungsspannung V_B ver sorgt, die aus der am Signalausgang der Treiberstufe (9) auf getretenen Überspannung erzeugt wird.

2. Ausfallsichere Überspannungsschutzschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Treiberstufe (9) zwei komplementäre Treiber- Schalttransistoren aufweist, die durch die Schalteinrichtung (8) in einen hochohmigen Zustand schaltbar sind.

3. Ausfallsichere Überspannungsschutzschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Treiberstufe (9) eine CMOS-Treiberstufe mit einem NMOS- und einem PMOS-Treibertransistor (23a, 24) ist, deren Gate-Anschlüsse (24a, 36) mit der Schalteinrichtung (8) ver bunden sind.

4. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsversorgungseinrichtung (16) eine mit dem Signalausgang der Treiberstufe (9) verbundene Spannungsherab setzungsschaltung (77) enthält, die eine am Signalausgang aufgetretene Überspannung auf die normale Versorgungsspannung V_DD herabsetzt, wenn die Versorgungsspannung V_DD null ist.

5. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsherabsetzungsschaltung (77) aus mehreren in Reihe geschalteten Dioden (70, 71, 72) besteht.

6. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dioden bei Auftreten der Überspannung in Durchlass richtung geschaltet sind, wobei jeweils eine Dioden- Durchlassspannung V_Diode an den Dioden (70, 71, 72) abfällt.

7. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Anzahl n der in Reihe geschalteten Dioden von einer Spannungsdifferenz zwischen einer maximalen möglichen Über spannung V_max und der normalen Versorgungsspannung V_DD sowie der Dioden-Durchlassspannung V_Diode abhängt.

8. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsversorgungseinrichtung (16) einen hochohmi gen Widerstand (76) enthält zum Anschluss der Spannungsver sorgungseinrichtung an die normale Versorgungsspannung V_DD.

9. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schalteinrichtung (8) bei Erfassen einer Überspan nung an dem Signalausgang (14) der CMOS-Treiberstufe (9) ei nen Substratanschluss (27a) des PMOS-Treibertransistors (23a) an die Überspannung schaltet.

10. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Überspannungsschutzschaltung einer CMOS- Treiberstufen-Signalanpassungsschaltung (4) nachgeschaltet ist, die ein Ausgangssignal eines Funktionskerns der inte grierten Schaltung an die CMOS-Treiberstufe (9) anpaßt.

11. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die normale Versorgungsspannung V_DD kleiner oder gleich 3,3 Volt ist und die Überspannung kleiner als eine Spannung, die doppelt so hoch ist wie die normale Versorgungsspannung V_DD.

12. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zu dem NMOS-Treibertransistor (24) ein zusätzlicher NMOS-Transistor (44) in Reihe geschaltet ist.

13. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zu dem PMOS-Treibertransistor (23a) ein zusätzlicher PMOS-Transistor (23b) in Reihe geschaltet ist.

14. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsherabsetzungsschaltung (77) aus mehreren hintereinandergeschalteten bipolaren Transistoren besteht, deren Basis jeweils mit dem Kollektor des nachgeschalteten Transistors verbunden ist, wobei die Emitteranschlüsse der bipolaren Transistoren auf einem vordefinierten Potential liegen.

15. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsherabsetzungsschaltung (77) eine Snubber- Diode zur Leckstromverminderung enthält.