DD268103A1 - Analog-digital-umsetzer mit messwertintegration und stoergroessenunterdrueckung - Google Patents

Abstract

Der erfindungsgemaesse Analog-Digital-Umsetzer mit Messwertintegration mit Stoergroessenunterdrueckung faellt in das Gebiet der elektronischen Messtechnik. Das Ziel der Erfindung besteht darin, dass eine kontinuierliche Analog-Digital-Umsetzung ueber ein beliebig gewaehltes Messintervall ermoeglicht wird. Erfindungsgemaess wird diese kontinuierliche Analog-Digital-Umsetzung durch die Kopplung mehrerer Doppelflankenintegrationselemente, die wechselweise einen Zaehler speisen, und die Bereitstellung der erforderlichen Steuersignale aus einem Mikrorechner oder durch eine geeignete Logikschaltung erfolgt, geloest.

Description

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen Analog-Digital-Umsetzer zur Meßwertintegration, der hohen Anforderungen bei der Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal gerecht wird, insbesondere dann, wenn der Einfluß vorr Störanteilen in der Eingangsspannung unterdrückt werden muß.

Das Anwendungsgebiet für derartig hochwertige Analog-Digital-Umsetzer sind Meßgeräte, in dene ι es darauf ankommt, das digitale Meßergebnis als Summe von Zwischenwerten mehrerer Kurzzeitmessungen zu ermitteln, oder eine kontinuierliche Verarbeitung des analogen Eingangssignals in ein digitales Ausgangssignai zur exakten Signalverfolgung zu sichern.

Charakteristik des bekannten Standes der Technik

Integrierende Analog-Digital-Umsetzer sind grundsätzlich bekannt. Sie werden in Voltmetern, die ein digitales Ausgangssignal als Funktion des Integrals eines analogen Eingangssignals erzeugen, eingesetzt und entsprechend dem Stand der Technik.

Der Umsetzer dieses Typs umfaßt in der Regel eine Eingangsschaltung, die das umzusetzende Signal emplängt, ein Doppelflankenintegrationselement zur Meßwertverarbeitung, einen Zeitgeber, der Impulse einer bestimmten Frequenz abgibt, und einen Zähler, der die Impulse während der Referenzintegrationsphase aufnimmt. Die Länge dieser Referenzintegrationsphase wird von der zu messenden Eingangsspannung bestimmt. Das durch Zählung der Impulse gewonnene digitale Signal steht dann zur Weiterverarbeitung oder Anzeige als Maß der analogen Eingangsspannung zur Verfügung. So z.B. in den DE-OS 2316660 und DE-OS 2232517 (H03K13/20).

Die Nachteile derartiger Analog-Digital-Umsetzung bestehen darin, daß nur eine sequentielle Analog-Digital-Umsetzer möglich ist, wobei das während der Referenzintegration anliegende Signal nicht erfaßt wird. Über das gesamte Meßsignal sollte ein möglichst konstantes Eingangssignal anliegen. Kurzzeitige Eingangssignaländerungen können entweder zur Verfälschung des Ausgangssignals führen oder werden, sofern sie in die Referenzintegrationsphase fallen, nicht erfaßt.

Um vergleichende Messungen durchführen zu können, muß das Meßzeitintervall quarzstabil sein. Für die gesamte Meßzeit werden an das Verhältnis Meßzeit zur Taktfrequenz Quarzstabilität und konstante Signalverhältnisse gefordert.

Neben den Analog-Digital-Umsetzern nach dem Integrationsprinzip sind Analog-Digital-Umsetzer mit der Zwischengröße Frequenz bekannt. Mit diesen Spannung-Frequenz-Umsetzern wird mit einem höheren Elektronikaufwand gegenüber den Analog-Digital-Umsetzern nach dem Integrationsprinzip eine größere Genauigkeit erreicht.

Die Steuerung de: artiger Analog-Digital-Umsetzer ist nicht vom Wandlerzustand, sondern von einem von außen aufgeprägten Zeitregime abhängig. Diese Umsetzer stellen hohe Anforderungen an die Umsetzungskonstante und die Toröffnungszeit. Beide Größen sind unabhängig voneinander. Damit werden hohe Anforderungen an die Bauelemente gestellt. Im Ergebnis der Umsetzung erhält man diskrete Werte.

Das einfache Zeitregime der Analog-Digital-Umsetzer mit der Zwischengröße Frequenz erlaubt in einfacher Weise die Zusammenarbeit mehrerer derartiger Zwischengrößenwandler mit einem Zähler, wodurch zeitlich gestaffelt die Erfassung mehrerer Eingangsspannungen durchgeführt wird. So in der JP-PS 56-35373 (H03K13/20).

Der erfindungsgemäße Analog-Digital-Umsetzer arbeitet nach dem Prinzip der Doppelflankenintegration, ermöglicht eine lückenlose Meßwerterfassung auch über große Meßintervalle und liefert im Ergebnis einen exakten Mittelwert. Der Vorteil gegenüber den Analog-Digital-Umsetzern mit der Zwischengröße Frequenz besteht in den geringeren Anforderungen in bezug auf die Absolutwert- und Langzeitkonstanz. Es wird nur eine Kurzzeitstabilität gefordert.

Durch den erfindungsgemäßen Analog-Digital-Umsetzer ist eine kontinuierliche oxaktp. Darstellung des Verlaufes des Eingangssignals möglich. Die Anforderungen an die Langzeitstabilität sowie die nnHdren Bedingungen, wie sie bei den bekannten Umsetzern nach dem einstufigen Integrationsverfahren erforderlich sind, werden durch die Unterteilung des Meßintervalls umgangen.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, die Nachteile bekannter Analog-Digital-Umsatzer mit Doppelflankenintegration, insbesondere die diskontinuierliche Signalverarbeitung, zu beseitigen. Der Vorteil des erfindungsgemäßen Analog-Digital-Umsetzers besteht weiterhin darin, daß durch die wahlweise Änderung der Taktfrequenz, der Meßintervalle und der Unterteilung der Meßintervalle eine universelle Anpassung an die gewünschte Signalverarbeitung ermöglicht wird.

Darlegung des Wesens der Erfindung

Die Erfindung stellt sich die Aufgabe, eine Schaltungsanordnung anzugeben, mit der eine kontinuierliche Messung analoger Spannungen über ein längeres Moßintervall zur Bildung ihres Mittelwertes auf der Basis des Doppelflankenintegrationsverfahrens zu realisieren ist, ohne daß eine Verschalung der Stabilitätsanforderungen an die Taktfrequenz des Zahlers und die Dauer des Meßintervalls sowie die Referenzspannung in Kauf genommen werden muß.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß das Meßintervall in Teilabschnitte zerlegt wird, in denen sich eines von mehreren Doppelflankenintegrationselementen im Zustand der Meßintegration und die anderen passiv bzw. im Zustand der Referenzintegration sind.

Im Folgenden wird bei der Darlegung des Wesens der Erfindung davon ausgegangen, daß die Aufgabe mit zwei Doppelflankenintegratioiiselementen gelöst wird (Fig. 1).

Die zu messende Analogsoannung Ue wird an die Integratoreingänge beider Doppelflankenintegrationselemente 1 und 2 gelegt.

Für die Referenzintegration ist noch eine zweite analoge Spannungskomponente U, ef erforderlich, die so auszulegen ist, daß die Phase dor Referenzintegration stets kürzer als die der Meßintegration ist.

Jedes der beiden Doppelflankonintogrationselemente 1 und 2 wird durch Logikschaltung gesteuert, die aus einem RS-Flipflop 6 oder 7 besteht, dessen Setzeingang mit dem Steuersignal UT1 bzw. UT2 belegt wird. Der Rücksetzeinqang des RS-Flipflops 6 bzw. 7 wird mit einem Signal belegt, (Ins aus einer ODER-Verbindung des Rücksetzsignals RST mit dem U ND-verknüpften Signal aus dem Komparator des Doppelflankenintegrationselements 1 bzw. 2 und dem negierten Signal von UT1 bzw. UT2 gewonnen wird. Dabei der Steuercingang A1 des ersten Doppelflankenintegrationselements mit UT1 und der Steuereingang A2 des zweiten mit UT2 verbunden. Die Steuereingänge B1 und B2 des Doppelflankenintegrationselements 1 und 2 werden mit dem Ausgang Q des zugehörigen RS-Flipflops 6 und 7 verbunden.

Die Gewinnung des Zähiertaktes erfolgt durch eine UND-ODER-Verbind jng 8, die das Taktsignal dann an den Zähler weiterleitet, wennUTI bzw. UT2 logisch Null sind und das zugehörige RS-Flipflop Ii bzw. 7 durch den Komparator des Doppelflankenintegrationselements 1 oder 2 noch nicht zurückgesetzt wurde.

Zur Generierung der Steuersignale UT1 und UT2, des Zähltaktes CCL ι nd des Rückaetzsignals für den Zähler RSC wird zweckmäßig ein geeigneter Mikrorechner eingesetzt der inbesondere Doi der Aufgabe, daa Meßintervall auf ein vertretbares Minimum zu halten, die Anpassung des erforderlichen Zählumfanges des Zählers durch Software löst. Weiterhin ist es erforderlich, um Fehlereinflüsse zu verringern, ein konstantes Verhältnis zwischen den Logisch-Eins-Zeitspannen von UT1 und UT2 zum Einen und der Periode des Taktsignals CCL zum Anderen zu realisieren, Anderen, das bei Einsatz eines geeigneten Mikrorechners durch die Zähler/Zeitgeberperipherie bewerkstelligt wird. Fig. 1 verdeutlicht die Anordnung der Bestandteile des AD-Umsetzers und die Abhängigkeiten zwischen ihnen.

Mach dem Einschalten oder Rücksetzen wird das Signal RST kurzzeitig nktiviert, um die beiden RS-Flipflops 6 und 7 in die Ausgangslage zu bringen. Da die beiden Steuersignale UT1 undUT2 lcgisch Null sind, befinden sich die beiden Doppelflankenintegrationselemente 1 und 2 in einem passiven Zustanc.

Nach einem Startbefehl beginnt der Meßablauf, indem das Steuersignal UT 1 für eine vorgegebene Zeit auf Logisch Eins gesetzt wird. Dami'i wird das Doppelflankenintegrantionselement 1 in den Zustand der Meßintegration versetzt. Die Steuereingänge A1 und B1 führen Logisch-Eins-Pegel. Infolgedessen verändert sich die In'itigratorausgangsspannung UC1 entsprechend der Eingangsspannung. Das Doppelflankenintfigraticnseloment 2 verharrt noch im Ruhezustand.

Nach Ablauf de, vorgegebenen Zeitspanne wird UT1 auf Logisch Null und UT2 für die selbe Zeit auf Logisch Eins gesetzt. Die Folge dieses Umschaltens ist, daß das Doppelflankenintegrationselement 1 die Rückintegration mit der Referenzspannung durchführt und das zweite die Meßintegration. Solange der Komparator des Doppelflankenintegrationselements 1 keinen Nulldurchgang der Integratorausgangsspannung meldet, behält das zugehörige RS-Flipflop 6 den gesetzten Zustand bei, und es gelangen Zählimpulse des Signals CCL an den Takteingang des Zählers 9. Zum Zeitpunkt des Nulldurchganges der Inf-qratorausgangsspannung UC1 setzt der Komparator des Doppelflankenintegrationselements 1 das RS-Flipflop 6 zurück, wodurch die UND-ODER-Schaltung 8 sperrt und der Zählvorgang bee ndet wird. Damit liegt ein Zwischenergebnis vor, das zur weiteren Wertung aus dem Zähler 9 ausgelesen wird. Nacii dem Aur'esen wild der Zähler 9 mit Hilfe des Signals RSC auf Null gestellt.

Infolge des Logisch-Eins-Zustandes von UT2 sind die Zustandssteusrsignale A2 und B2 logisch Eins, und die Integratorausgangsspannung UC2 des DoppelflankenintegrationF elements 2 verändert sich entsprechend der Eingangsspannung.

Ist für das Steuersignal UT2 die vorgegebene Zeit abgelaufen, wird das Steuersignal auf Logisch Null gesetzt und gleichzeitig UT1 auf Logisch Eins. Dadurch befindet sich nunmehr das Doppelflankenintegrationselement 2 in der Phase der Refersnzintegration, wobei analog den Vorgängen gemäß dem vorigen Abschnitt ein neuer Zwischenwert gebildet wird. Das Doppelflankenintegrationselement 1 befindet sich zu dieser Zeit in dei Phase der Meßintegration (Fig.2).

Dadurch wird eine lückenlose Meßwertintegration gewährleistet, dessen Ergebnis exakt dem Mittelwort der Eingangsspannung entspricht.

Diese Vorgänge werden solange wiederholt, bis die für das vorgesehene Meßintervall charakteristische Anzahl der auf diese Art und Weise gewonnenen Zwischenwerte ermittelt sind.

Ist diese Anzahl von Zwischenwerten ermittelt, unterbleibt der Neu start der Doppelf lankenintegrationselemente 1 und 2, d. h. die Steuersignale UT1 und UT2 erhalten nur noch Logisch-Null-Pegel. Zu diesem Zeitpunkt befindet sich immer noch das Doppelflankenintegrationselement 2 in der Phase der Referenzintegration, in der der letzte der Zwischenwerte nach dem oben beschriebenen Verfahren ermittelt wird (Fig. 3).

Durch die Unterteilung des gesamten Meßzeitintervalls in eine Anzahl von Teilintervallen wird der Verschärfung der Stabilitätsanforderungen hinsichtlich der Taktfrequenz, die Basis für die Gewinnung des Zählertaktes CCL sowie der Logisch-Eins-Periüden der Steuersignale UT1 und UT2 ist, begegnet. Die Vorteile des Doppelflankenintegrationsverfahrens bleiben erhalten. Dadurch ist für die Erzeugung der Steuersignale UT1 und UT 2 sowie des Zählertaktes CCL ein geringer Aufwand notwendig. Durch die lückenlose Messung der Eingangsspannung, dadurch gewährleistet, daß sich innerhalb des Meßintervalls stets ein und nur ein Doppelflankenintegrationselement in der Phase der Meßintegration befindet, ist die Unterdrückung auch langsam verlaufender Störanteile gesichert. Werden die Messungen mit mehr als zwei Doppelflankenintegrationselementen durchgeführt, so befindet sich stets eines der Doppelflankenintegrationselemente in der Phase der Meß- und ein weiteres in der der Referenzintegration, alle anderen sind im Ruhezustand.

Ein fc.<de^res Zeitregime mit mehr als zwei Doppelflankenintegrationselementen wird dadurch realisiert, daß zwei Doppelflankenintegrationselemente die Meß- und ein drittes die Referenzintegration durchführt. Dabei ist das erste Coppelflankenintegrationselement im ersten und das zweito im letzten Teil der Meßintegration. Mit Hilfe der gemeinsamen Ref9renzspannung muß die Dauer dor Referenzintegrationsphase auf die Hälfte der Meßintegrationsphase begrenzt werden.

Ausfüruungsbelspiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden.

In Fig. 1 ist die Ausführung der Schaltungsanordnung zur Meßwertintegration eines zeitlich verändorlichen Spannungsverlaufes zwecks Bildung ihres Mittelwertes dargestellt. Fig. 2 enthält den Steuerungsablauf während der Startphase, Fig. 3 den während der Abschlußphase. Im Ausführungsbeispiel wird davon ausgegangen, daß Eingangsspannungen mit nur einer Polarität zu verarbeiten sind, jieser Fall tritt vor allem dann auf, wenn Wechselspannungen zu messen und aus diesem Grunde Meßgleichrichter in den Meßsignalweg einzuschalten sind.

Die zu messende Eingangsspannung \J^r «vird an die Integratoreingänge der bnicien Doppelflankenintegrationselernente 1 und 2 gelegt.

Weiterhin ist für diese Doppelflankenintegrationselemente eine Referenzspannung Uref erforderlich, die so zu bemessen ist, daß die Phase der Referenzintegrntion stets kürzer ist als die der Meßir.tegration. Vorausgesetzt, bei der Referenzintegration wird die selbe Integratorzeitkonstante wie bei der Meßintegration angewandt, muß die Referenzspannung Uref stets größer als die größte auftretende Eingangsspannung Ue sein.

Haben die Doppelflankenintegrationselemente 1 und 2 die Eigenschaft, im passiven Zustand einen automatischen Offsetabgleich durchzuführen, ist ein Verhältnis der Referenzspannung Uref zur maximalen Eingangsspannung Ue von mindestens 1,25:1 zu erreichen. Dieses Spannungsverhältnis sichert einen ausreichenden Offsetabgleich i,.r.erhalb des Meßintervalls auch dann, wenn die maximale Eingungsspannung gemessen wird. Diese Referenzspannung Uref wird für beide Doppelintegrationselemente 1 und 2 von der Referenzspannungsquelle 3 bereitgestellt.

Jedes der beiden Doppelintegrationselemente 1 un '2 wire) durch eine Logikschaltung gesteuert, die aus den RS-Flipflops 6 und 7 besteht, deren Setzeingänge mit den Steuersignale, ι UT1 und UT2 belegt sind. Die Rücksetzfunktion der RS-Flipflops 6 und 7 wird durch eine ODER-Verbindung des Rücksetzsignals RST mit den Ausgangssignalen der UND-Gatter 4 und 5 charakterisiert Die UND-Gatter 4 und 5 verknüpfen das Signal des Komparator;; des Doppelflankenintegrationselementes 1 bzw. 2 mit dem zugehörigen Steuersignal UT1 und UT2, wobei UT1 und UT2am Eingang negiert werden.

Der Steuereingang A1 bzw. A2der Doppelflankenintegrationselemente 1 und 2 mit dem von außen kommenden Steuersignal UT1 bzw. UT2, der Steuereingang B1 bzw. B2 mit dem Ausgang Q des jeweils zugehörigen RS-Flipflops 6 und 7 verbunden. Die Gewinnung des Zählertaktes CTCL erfolgt durch eine UND-ODER-Schaltung 8, die dann den Zähltakt CCL an den Zähler 9 weiterleitet, wenn das Steuersignal UT1 und UT2 logisch Null sind und gleichzeitig das zugehörige RS-Flipflop 6 bzw. 7 durch den Komparator des Doppelflankenintegrationselements 1 oder 2 noch nicht zurückgesetzt wurde.

Zur Generierung der Steuersignale UT1 und UT 2, des Zähltaktes CCL und des Rücksetzsignals für den Zähler 9 wird zweckmäßig ein geeigneter Mikrorechner genutzt, der insbesondere die Aufgabe, das gesamte Meßzeitintervall auf ein vertretbares Minimum zu begrenzen und den erforderlichen Zählumfang auf das eingestellte Meßintervall anzupassen, durch geeignete Software löst. Durch Nutzung der Zählerperipherie des Mikrorechners wird ein konstantes Verhältnis zwischen der Dauer des Logisch-Eins-Zustandes der Steuersignale UT1 und UT 2 einerseits und der Periode des Taktes CCL andererseits realisiert, um Fehlereinflüsse zu verringern.

Sei der Nutzung der Zählerperipherie des Mikrorechners wird der Takt CCL mit Hilfe eines von Rechnertakt gespeisten Frequenzteilers und die Zeitbasis für die Erzeugung der Steuersignale UT1 und UT 2 mit einem weiteren Frequenzteiler, der vom Takt CCL gespeist wird, gewonnen. Um die RS-Flipflops 6 und 7 in die Ausgangslage zu bringen, wird durch c'ne Schaltung, die rri cinschaltmoment aktiv ist und diesen aktiva·; Tustand mit einem von außen kommenden Rücksetzbefehl verbindet, das Signal RST gebildet. Dieses Signal RST wird an Rücksetzeingänge der beiden RS-Flipflops 6 und 7 geführt, so daß eine ODER-Verbindung mit den Signalen, die von den Ausgängen der Gatter 4 und 5 geliefert werd'.n, entsteht. Da das Signal auch den Mikrorechner zurücksetzt, sind die Steuersignale UT1 und UT2 logisch Null. DieDoppelflankenintegrationselemente 1 und 2 befinden sich in einem passiven Zustand. Zweckmäßig sind Ausführungen derartiger Elemente, die in diesem Zustand einen automatischen Offsetabgleich realisieren, damit sich Wartungsarbeiten zu diesem Zweck erübrigen.

Nach einem von außen kommenden Startbefehl beginnt der Meßablauf, indem das Steuersignal UT1 durch den Mikrorechner auf Logisch Eins gesetzt wird. Dadurch befindet sich der Analog-Digital-Umsetzer in der einleitenden Meßintegrationsphase 10, in der das Doppelflankenintegrationselement 1 die Meßimegration durchführt und Doppelflankenintegrationselement 2 noch im Ruhezustand ist. Infolgedessen ist das RS-Flipflop β gesetzt und die Signale A1 und B1 führen Logisch-Eins-Pegel. Die In'egratorausgangsspannung UC1 verändert sich entsprechend der Eingangsspannung.

Nach Ablauf der vorgegebenen Zeitspanne wird durch den Mikrorechner das Steuersignal UT1 auf Logisch Null und UT2 auf Logisch Eins gesetzt. Der Analog-Digital-Umsetzer befindet sich in der Moßphase 11, die dadurch gekennzeichnet ist, daß Doppelflankenintegrationselement 1 die Referenz- und Doppelflankenintegrationselement 2 die Meßintegration durchführt. Solange das RS-Flipflop 6 durch den Komparator des Doppelflankenintegrationselements 1 noch nicht zurückgesetzt wurde, gelangen Zählimpulse an den Zähler 9, da durch den gesetzten Zustand des RS-Flipflops und dem Logisch-Eins-Pegel von UT1 die Bedingungen für die Generiorung des Zählertaktes CTCL mit Hilfe des Taktes CCL durch das UND-ODER-Gatter 8 erfüllt sind. Zum Zeitpunkt des Nulldurchganges der Integratorspannung UC1 setzt der Komparator des Doppelflankenintegrationselements 1 das RS-Flipflop 6 zurück, das UND-ODER-Gatter 8 sperrt das Taktsignal CCL und der Zählvorgang wird beendet. Damit liegt ein Zwischenergebnis vor, das zur weiteren Verarbeitung aus den Zähler 9 ausgelesen wird. Nach dem Auslesen des Zwischenwertes wird dor Zähler 9 durch den Mikrorechner mit Hilfe des Rücksetzsignals RSC auf Null gestellt.

Ist für den Logisch-Eins-Zustand des Steuersignals UT2 die vorgegebene Zeit abgelaufen, wird dieses auf Logisch Null und gleichzeitig das Steuersignal UT1 durch den Mikrorechner auf Logisch 1 gesetzt. Der Analog-Digital-Umsetzer befindet sich in der Meßphase 12, die dadurch gekennzeichnet ist, daß sich Doppelflankenintegrationselement 1 wieder im Zustand der Meßintegration und Doppelflankenintegrationselement 2 in dem der Referenzintegration befindet. Die Vorgänge zur Bildung des neuen Zwischenwertes gleichen denen in der Meßphase 11 mit dem Unterschied, daß das UND-Gatter 5, das RS-Flipflop 7 und der andere Teil des UND-ODER-Gatters 8 an ihnen beteiligt sind (Fig. 2).

Diese Vorgänge werden solange wiederholt, bis die für das vorgesehene Meßzeitintervall charakteristische Anzahl von Zwischenwerten ermittelt sind. Dadurch wird eine lückenlose Meßwertintegration gewährleistet, dessen Endergebnis exakt dem Mittelwert der zu messenden tiingangsspannung entspricht.

Liegt die Anzahl der zu ermittelnden Zwischenwerte bis auf dem letzten in digitaler Form vor, so unterbleibt der Neustart der Doppelflankenintegrationselemente 1 und 2. Die Steuersignale ΟΓ1 und UT2 erhalten konsequent Logisch-Null-Pegel. Der Analog-Digital-Umsetzer befindet sich in der abschließenden Referenzintegrationsphase 13, in der der letzte schenwert in der oben beschriebenen Art und Weise gebildet wird (Fig. 3).

Wird das kleinste Meßintervall eingestellt, werden die Zwischenwerte beider Dcppelflbi.kenintegrationselemente zur Bildung des Meßwertes herangezogen. Der Analog-Digital-Umsetzer durchläuft in diesor Reihenfolge zuerst die einleitenden Meßintegratiunsphase 10, danach die Meßphase 11 und am Ende die abschließende Referenzintegrationsphase 13. Längere Meßzeitintervalle bedingen nach Beendigung der einleitenden Meßintegrationsphase den wechselseitigen Durchlauf der Meßphasen 11 und 12, wobei mit der Meßphase 11 begonnen und mit der Meßphase 12 abgeschlossen wird, bevor der Analog-Digital-Umsetzer in die abschließende Referenzintegrationsphase 13 kommt.

Claims (5)

1. Analog-Digital-Umsetzer mit Meßwertintegration und Störgrößenunterdrückung, gekennzeichnet dadurch, daß während eines Meßintervalls mehrere, jedoch mindestens zwei, simultan arbeitende Doppelflankenintegrationselemente (Fig. 1,1 und 2) auf einen Zähler (9) arbeiten.

2. Analog-Digital-Umsetzer mit Meßwertintegration und Störgrößenunterdrückung nach Anspruch 1, gekennzeichnet dadurch, daß die simultan arbeitenden Doppelflankenintogrationselemente wechselweise eine lückenlose Meßweitintegration durchführen.

3. Analog-Digital-Umsetzer mit Meßwertinteigration und Störgrößenunterdrückung nach Anspruch 1 und 2, gekennzeichnet dadurch, daß die Rerenzintegrationsphase stets kürzer ist als die dur Meßintegration.

4. Analog-Digital-Umsetzer mit Meßwertintegration und Störgrößenunterdrückung nach den Ansprüchen 1 bis 3, gekennzeichnet dadurch, daß die Doppelf lankenintegrationselemente während eines Meßintervalls sequentiell separate Zwischenwerte liefern, die zu einem Mittelwert Mittelwert zusammengefaßt werden.

5. Analog-Digital-Umsetzer mit Meßwertintegration und Störgrößenunterdrückung nach den Ansprüchen 1 bis 4, gekennzeichnet dadurch, daß durch die Wahl des Meßintervalls, der Meßintegrationszeit und der Taktfrequenz eine universelle Anpassung an verschiedenartigen Meßprobleme gegeben ist.