DD268103A1

DD268103A1 - ANALOG-DIGITAL TRANSFERER WITH MEASUREMENT INTEGRATION AND STOERGROBEEN SUPPRESSION

Info

Publication number: DD268103A1
Application number: DD31039187A
Authority: DD
Inventors: Werner Laue; Wolfgang Appel; Thomas Fritsche; Wolfgang Grote
Original assignee: Dessau Magnetbandfab
Priority date: 1987-12-14
Filing date: 1987-12-14
Publication date: 1989-05-17

Abstract

Der erfindungsgemaesse Analog-Digital-Umsetzer mit Messwertintegration mit Stoergroessenunterdrueckung faellt in das Gebiet der elektronischen Messtechnik. Das Ziel der Erfindung besteht darin, dass eine kontinuierliche Analog-Digital-Umsetzung ueber ein beliebig gewaehltes Messintervall ermoeglicht wird. Erfindungsgemaess wird diese kontinuierliche Analog-Digital-Umsetzung durch die Kopplung mehrerer Doppelflankenintegrationselemente, die wechselweise einen Zaehler speisen, und die Bereitstellung der erforderlichen Steuersignale aus einem Mikrorechner oder durch eine geeignete Logikschaltung erfolgt, geloest.The inventive analog-to-digital converter with measured value integration with Stoergroessenunterdrueckung falls in the field of electronic metrology. The object of the invention is that a continuous analog-to-digital conversion over an arbitrarily chosen measuring interval is made possible. According to the invention, this continuous analog-to-digital conversion is achieved by the coupling of several double-edge integration elements, which alternately feed a counter, and the provision of the required control signals from a microcomputer or by a suitable logic circuit.

Description

Hierzu 3 Seiten ZeichnungenFor this 3 pages drawings

Field of application of the invention

Die Erfindung betrifft einen Analog-Digital-Umsetzer zur Meßwertintegration, der hohen Anforderungen bei der Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal gerecht wird, insbesondere dann, wenn der Einfluß vorr Störanteilen in der Eingangsspannung unterdrückt werden muß.The invention relates to an analog-to-digital converter for Meßwertintegration that meets high requirements in the implementation of an analog input signal into a digital output signal, especially when the influence vorr noise components in the input voltage must be suppressed.

Das Anwendungsgebiet für derartig hochwertige Analog-Digital-Umsetzer sind Meßgeräte, in dene ι es darauf ankommt, das digitale Meßergebnis als Summe von Zwischenwerten mehrerer Kurzzeitmessungen zu ermitteln, oder eine kontinuierliche Verarbeitung des analogen Eingangssignals in ein digitales Ausgangssignai zur exakten Signalverfolgung zu sichern.The field of application for such high-quality analog-to-digital converters are measuring devices in which it is important to determine the digital measurement result as the sum of intermediate values of several short-term measurements, or to ensure continuous processing of the analog input signal into a digital output signal for exact signal tracking.

Characteristic of the known state of the art

Integrierende Analog-Digital-Umsetzer sind grundsätzlich bekannt. Sie werden in Voltmetern, die ein digitales Ausgangssignal als Funktion des Integrals eines analogen Eingangssignals erzeugen, eingesetzt und entsprechend dem Stand der Technik.Integrating analog-to-digital converters are known in principle. They are used in voltmeters that produce a digital output signal as a function of the integral of an analog input signal, and in accordance with the prior art.

Der Umsetzer dieses Typs umfaßt in der Regel eine Eingangsschaltung, die das umzusetzende Signal emplängt, ein Doppelflankenintegrationselement zur Meßwertverarbeitung, einen Zeitgeber, der Impulse einer bestimmten Frequenz abgibt, und einen Zähler, der die Impulse während der Referenzintegrationsphase aufnimmt. Die Länge dieser Referenzintegrationsphase wird von der zu messenden Eingangsspannung bestimmt. Das durch Zählung der Impulse gewonnene digitale Signal steht dann zur Weiterverarbeitung oder Anzeige als Maß der analogen Eingangsspannung zur Verfügung. So z.B. in den DE-OS 2316660 und DE-OS 2232517 (H03K13/20).The converter of this type typically includes an input circuit which receives the signal to be converted, a double-edge integrator for measurement processing, a timer which outputs pulses of a particular frequency and a counter which receives the pulses during the reference integration phase. The length of this reference integration phase is determined by the input voltage to be measured. The digital signal obtained by counting the pulses is then available for further processing or display as a measure of the analog input voltage. For example, in DE-OS 2316660 and DE-OS 2232517 (H03K13 / 20).

Die Nachteile derartiger Analog-Digital-Umsetzung bestehen darin, daß nur eine sequentielle Analog-Digital-Umsetzer möglich ist, wobei das während der Referenzintegration anliegende Signal nicht erfaßt wird. Über das gesamte Meßsignal sollte ein möglichst konstantes Eingangssignal anliegen. Kurzzeitige Eingangssignaländerungen können entweder zur Verfälschung des Ausgangssignals führen oder werden, sofern sie in die Referenzintegrationsphase fallen, nicht erfaßt.The disadvantages of such analog-to-digital conversion is that only a sequential analog-to-digital converter is possible, wherein the signal present during the reference integration signal is not detected. Over the entire measuring signal should be present as constant as possible input signal. Momentary changes in input signal can either corrupt the output signal or, if they fall within the reference integration phase, are not detected.

Um vergleichende Messungen durchführen zu können, muß das Meßzeitintervall quarzstabil sein. Für die gesamte Meßzeit werden an das Verhältnis Meßzeit zur Taktfrequenz Quarzstabilität und konstante Signalverhältnisse gefordert.In order to be able to carry out comparative measurements, the measuring time interval must be quartz-stable. For the entire measuring time of the ratio measuring time to the clock frequency quartz stability and constant signal ratios are required.

Neben den Analog-Digital-Umsetzern nach dem Integrationsprinzip sind Analog-Digital-Umsetzer mit der Zwischengröße Frequenz bekannt. Mit diesen Spannung-Frequenz-Umsetzern wird mit einem höheren Elektronikaufwand gegenüber den Analog-Digital-Umsetzern nach dem Integrationsprinzip eine größere Genauigkeit erreicht.In addition to the analog-to-digital converters according to the integration principle, analog-to-digital converters with the intermediate variable frequency are known. With these voltage-to-frequency converters greater accuracy is achieved with a higher electronic complexity compared to the analog-to-digital converters according to the integration principle.

Die Steuerung de: artiger Analog-Digital-Umsetzer ist nicht vom Wandlerzustand, sondern von einem von außen aufgeprägten Zeitregime abhängig. Diese Umsetzer stellen hohe Anforderungen an die Umsetzungskonstante und die Toröffnungszeit. Beide Größen sind unabhängig voneinander. Damit werden hohe Anforderungen an die Bauelemente gestellt. Im Ergebnis der Umsetzung erhält man diskrete Werte.The control of such analog-to-digital converter does not depend on the converter state, but on an externally imposed time regime. These converters place high demands on the conversion constant and the gate opening time. Both sizes are independent. This places high demands on the components. As a result of the conversion, discrete values are obtained.

Das einfache Zeitregime der Analog-Digital-Umsetzer mit der Zwischengröße Frequenz erlaubt in einfacher Weise die Zusammenarbeit mehrerer derartiger Zwischengrößenwandler mit einem Zähler, wodurch zeitlich gestaffelt die Erfassung mehrerer Eingangsspannungen durchgeführt wird. So in der JP-PS 56-35373 (H03K13/20).The simple time regime of the analog-to-digital converter with the intermediate variable frequency allows the cooperation of several such intermediate size converters with a counter in a simple manner, whereby the detection of a plurality of input voltages is carried out in a time-staggered manner. Such as in JP-PS 56-35373 (H03K13 / 20).

Der erfindungsgemäße Analog-Digital-Umsetzer arbeitet nach dem Prinzip der Doppelflankenintegration, ermöglicht eine lückenlose Meßwerterfassung auch über große Meßintervalle und liefert im Ergebnis einen exakten Mittelwert. Der Vorteil gegenüber den Analog-Digital-Umsetzern mit der Zwischengröße Frequenz besteht in den geringeren Anforderungen in bezug auf die Absolutwert- und Langzeitkonstanz. Es wird nur eine Kurzzeitstabilität gefordert.The analog-to-digital converter according to the invention operates on the principle of double-edge integration, allows complete measurement value acquisition even over large measuring intervals and, as a result, provides an exact mean value. The advantage compared to the analog-to-digital converters with the intermediate variable frequency is the lower requirements with respect to the absolute value and long-term stability. Only a short-term stability is required.

Durch den erfindungsgemäßen Analog-Digital-Umsetzer ist eine kontinuierliche oxaktp. Darstellung des Verlaufes des Eingangssignals möglich. Die Anforderungen an die Langzeitstabilität sowie die nnHdren Bedingungen, wie sie bei den bekannten Umsetzern nach dem einstufigen Integrationsverfahren erforderlich sind, werden durch die Unterteilung des Meßintervalls umgangen.The inventive analog-to-digital converter is a continuous oxaktp. Presentation of the course of the input signal possible. The requirements for the long-term stability as well as the low-level conditions, which are required in the known converters according to the one-stage integration method, are circumvented by the subdivision of the measurement interval.

Ziel der ErfindungObject of the invention

Das Ziel der Erfindung besteht darin, die Nachteile bekannter Analog-Digital-Umsatzer mit Doppelflankenintegration, insbesondere die diskontinuierliche Signalverarbeitung, zu beseitigen. Der Vorteil des erfindungsgemäßen Analog-Digital-Umsetzers besteht weiterhin darin, daß durch die wahlweise Änderung der Taktfrequenz, der Meßintervalle und der Unterteilung der Meßintervalle eine universelle Anpassung an die gewünschte Signalverarbeitung ermöglicht wird.The object of the invention is to eliminate the disadvantages of known analog-digital converters with double-edge integration, in particular the discontinuous signal processing. The advantage of the analog-to-digital converter according to the invention continues to be that a universal adaptation to the desired signal processing is made possible by the optional change of the clock frequency, the measurement intervals and the subdivision of the measurement intervals.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Die Erfindung stellt sich die Aufgabe, eine Schaltungsanordnung anzugeben, mit der eine kontinuierliche Messung analoger Spannungen über ein längeres Moßintervall zur Bildung ihres Mittelwertes auf der Basis des Doppelflankenintegrationsverfahrens zu realisieren ist, ohne daß eine Verschalung der Stabilitätsanforderungen an die Taktfrequenz des Zahlers und die Dauer des Meßintervalls sowie die Referenzspannung in Kauf genommen werden muß.The invention has as its object to provide a circuit arrangement with which a continuous measurement of analog voltages over a longer Moßintervall to form their average on the basis of the double edge integration method is to be realized without a casing of the stability requirements to the clock frequency of the payer and the duration of the Measuring interval and the reference voltage must be accepted.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß das Meßintervall in Teilabschnitte zerlegt wird, in denen sich eines von mehreren Doppelflankenintegrationselementen im Zustand der Meßintegration und die anderen passiv bzw. im Zustand der Referenzintegration sind.According to the invention this object is achieved in that the measuring interval is divided into sections in which one of several double-edge integration elements in the state of Meßintegration and the other are passive or in the state of reference integration.

Im Folgenden wird bei der Darlegung des Wesens der Erfindung davon ausgegangen, daß die Aufgabe mit zwei Doppelflankenintegratioiiselementen gelöst wird (Fig. 1).In the following, in the explanation of the essence of the invention it is assumed that the object is achieved with two double-edge integrating elements (FIG. 1).

Die zu messende Analogsoannung Ue wird an die Integratoreingänge beider Doppelflankenintegrationselemente 1 und 2 gelegt.The analogue voltage Ue to be measured is applied to the integrator inputs of both double-edge integration elements 1 and 2.

Für die Referenzintegration ist noch eine zweite analoge Spannungskomponente U, ef erforderlich, die so auszulegen ist, daß die Phase dor Referenzintegration stets kürzer als die der Meßintegration ist.For the reference integration is still a second analog voltage component U, ef required, which is to be interpreted so that the phase of the reference integration is always shorter than that of Meßintegration.

Jedes der beiden Doppelflankonintogrationselemente 1 und 2 wird durch Logikschaltung gesteuert, die aus einem RS-Flipflop 6 oder 7 besteht, dessen Setzeingang mit dem Steuersignal UT1 bzw. UT2 belegt wird. Der Rücksetzeinqang des RS-Flipflops 6 bzw. 7 wird mit einem Signal belegt, (Ins aus einer ODER-Verbindung des Rücksetzsignals RST mit dem U ND-verknüpften Signal aus dem Komparator des Doppelflankenintegrationselements 1 bzw. 2 und dem negierten Signal von UT1 bzw. UT2 gewonnen wird. Dabei der Steuercingang A1 des ersten Doppelflankenintegrationselements mit UT1 und der Steuereingang A2 des zweiten mit UT2 verbunden. Die Steuereingänge B1 und B2 des Doppelflankenintegrationselements 1 und 2 werden mit dem Ausgang Q des zugehörigen RS-Flipflops 6 und 7 verbunden.Each of the two Doppelflankonintogrationselemente 1 and 2 is controlled by logic circuit consisting of an RS flip-flop 6 or 7, whose set input is assigned to the control signal UT1 and UT2. The Rücksetzeinqang the RS flip-flop 6 or 7 is assigned a signal, (Ins from an OR connection of the reset signal RST with the U ND-linked signal from the comparator of the double-edge integration element 1 or 2 and the negated signal of UT1 or In this case, the control input A1 of the first double-edge integration element is connected to UT1 and the control input A2 of the second to UT2 The control inputs B1 and B2 of the double-edge integration element 1 and 2 are connected to the output Q of the associated RS flip-flop 6 and 7.

Die Gewinnung des Zähiertaktes erfolgt durch eine UND-ODER-Verbind jng 8, die das Taktsignal dann an den Zähler weiterleitet, wennUTI bzw. UT2 logisch Null sind und das zugehörige RS-Flipflop Ii bzw. 7 durch den Komparator des Doppelflankenintegrationselements 1 oder 2 noch nicht zurückgesetzt wurde.The gain of the count clock is achieved by an AND-OR connection 8, which then forwards the clock signal to the counter when UTI or UT2 are logic zero and the associated RS flip-flop Ii or 7 by the comparator of the double-edge integration element 1 or 2 was not reset.

Zur Generierung der Steuersignale UT1 und UT2, des Zähltaktes CCL ι nd des Rückaetzsignals für den Zähler RSC wird zweckmäßig ein geeigneter Mikrorechner eingesetzt der inbesondere Doi der Aufgabe, daa Meßintervall auf ein vertretbares Minimum zu halten, die Anpassung des erforderlichen Zählumfanges des Zählers durch Software löst. Weiterhin ist es erforderlich, um Fehlereinflüsse zu verringern, ein konstantes Verhältnis zwischen den Logisch-Eins-Zeitspannen von UT1 und UT2 zum Einen und der Periode des Taktsignals CCL zum Anderen zu realisieren, Anderen, das bei Einsatz eines geeigneten Mikrorechners durch die Zähler/Zeitgeberperipherie bewerkstelligt wird. Fig. 1 verdeutlicht die Anordnung der Bestandteile des AD-Umsetzers und die Abhängigkeiten zwischen ihnen.To generate the control signals UT1 and UT2, the count clock CCL and the reset signal for the counter RSC is expediently used a suitable microcomputer in particular Doi the task daa measuring interval to keep to a reasonable minimum, the adaptation of the required count of the counter by software triggers , Furthermore, in order to reduce error influences, it is necessary to realize a constant ratio between the logical one time periods of UT1 and UT2 on the one hand and the period of the clock signal CCL on the other hand, when using a suitable microcomputer by the counter / timer peripherals is accomplished. Fig. 1 illustrates the arrangement of the components of the AD converter and the dependencies between them.

Mach dem Einschalten oder Rücksetzen wird das Signal RST kurzzeitig nktiviert, um die beiden RS-Flipflops 6 und 7 in die Ausgangslage zu bringen. Da die beiden Steuersignale UT1 undUT2 lcgisch Null sind, befinden sich die beiden Doppelflankenintegrationselemente 1 und 2 in einem passiven Zustanc.Turning on or resetting, the signal RST is momentarily disabled to bring the two RS flip-flops 6 and 7 in the starting position. Since the two control signals UT1 and UT2 are logically zero, the two double-edge integration elements 1 and 2 are in a passive state.

Nach einem Startbefehl beginnt der Meßablauf, indem das Steuersignal UT 1 für eine vorgegebene Zeit auf Logisch Eins gesetzt wird. Dami'i wird das Doppelflankenintegrantionselement 1 in den Zustand der Meßintegration versetzt. Die Steuereingänge A1 und B1 führen Logisch-Eins-Pegel. Infolgedessen verändert sich die In'itigratorausgangsspannung UC1 entsprechend der Eingangsspannung. Das Doppelflankenintfigraticnseloment 2 verharrt noch im Ruhezustand.After a start command, the measurement process begins by the control signal UT 1 is set to logical one for a predetermined time. Dami'i is the Doppelflankenintegrantionselement 1 placed in the state of Meßintegration. The control inputs A1 and B1 carry logic one level. As a result, the inverter output voltage UC1 changes according to the input voltage. The Doppelflankenintfigraticnseloment 2 remains still at rest.

Nach Ablauf de, vorgegebenen Zeitspanne wird UT1 auf Logisch Null und UT2 für die selbe Zeit auf Logisch Eins gesetzt. Die Folge dieses Umschaltens ist, daß das Doppelflankenintegrationselement 1 die Rückintegration mit der Referenzspannung durchführt und das zweite die Meßintegration. Solange der Komparator des Doppelflankenintegrationselements 1 keinen Nulldurchgang der Integratorausgangsspannung meldet, behält das zugehörige RS-Flipflop 6 den gesetzten Zustand bei, und es gelangen Zählimpulse des Signals CCL an den Takteingang des Zählers 9. Zum Zeitpunkt des Nulldurchganges der Inf-qratorausgangsspannung UC1 setzt der Komparator des Doppelflankenintegrationselements 1 das RS-Flipflop 6 zurück, wodurch die UND-ODER-Schaltung 8 sperrt und der Zählvorgang bee ndet wird. Damit liegt ein Zwischenergebnis vor, das zur weiteren Wertung aus dem Zähler 9 ausgelesen wird. Nacii dem Aur'esen wild der Zähler 9 mit Hilfe des Signals RSC auf Null gestellt.After expiration of the predetermined period of time, UT1 is set to logical zero and UT2 is set to logical one for the same time. The consequence of this switching is that the double-edge integration element 1 performs the back integration with the reference voltage and the second the Meßintegration. As long as the comparator of the double-edge integration element 1 does not signal a zero crossing of the integrator output voltage, the associated RS flip-flop 6 maintains the set state, and counts of the signal CCL reach the clock input of the counter 9. At the time zero crossing of the Inf-qratorausgangsspannung UC1 sets the comparator of the double-edge integration element 1, the RS flip-flop 6 back, whereby the AND-OR circuit 8 blocks and the counting bee is ned. This is an intermediate result, which is read out of the counter 9 for further evaluation. Nacii the Aur'esen wild the counter 9 with the help of signal RSC is set to zero.

Infolge des Logisch-Eins-Zustandes von UT2 sind die Zustandssteusrsignale A2 und B2 logisch Eins, und die Integratorausgangsspannung UC2 des DoppelflankenintegrationF elements 2 verändert sich entsprechend der Eingangsspannung.As a result of the logic one state of UT2, the state signal signals A2 and B2 are logic one, and the integrator output voltage UC2 of the double-edge integration element 2 changes according to the input voltage.

Ist für das Steuersignal UT2 die vorgegebene Zeit abgelaufen, wird das Steuersignal auf Logisch Null gesetzt und gleichzeitig UT1 auf Logisch Eins. Dadurch befindet sich nunmehr das Doppelflankenintegrationselement 2 in der Phase der Refersnzintegration, wobei analog den Vorgängen gemäß dem vorigen Abschnitt ein neuer Zwischenwert gebildet wird. Das Doppelflankenintegrationselement 1 befindet sich zu dieser Zeit in dei Phase der Meßintegration (Fig.2).If the predetermined time has elapsed for the control signal UT2, the control signal is set to logical zero and simultaneously UT1 to logical one. As a result, the double-edge integration element 2 is now in the phase of reference integration, with a new intermediate value being formed analogously to the processes in accordance with the previous section. The double-edge integration element 1 is at this time in the phase of Meßintegration (Figure 2).

Dadurch wird eine lückenlose Meßwertintegration gewährleistet, dessen Ergebnis exakt dem Mittelwort der Eingangsspannung entspricht.This ensures a complete integration of measured values, the result of which corresponds exactly to the center word of the input voltage.

Diese Vorgänge werden solange wiederholt, bis die für das vorgesehene Meßintervall charakteristische Anzahl der auf diese Art und Weise gewonnenen Zwischenwerte ermittelt sind.These processes are repeated until the number of intermediate values obtained in this way, which are characteristic of the intended measuring interval, is determined.

Ist diese Anzahl von Zwischenwerten ermittelt, unterbleibt der Neu start der Doppelf lankenintegrationselemente 1 und 2, d. h. die Steuersignale UT1 und UT2 erhalten nur noch Logisch-Null-Pegel. Zu diesem Zeitpunkt befindet sich immer noch das Doppelflankenintegrationselement 2 in der Phase der Referenzintegration, in der der letzte der Zwischenwerte nach dem oben beschriebenen Verfahren ermittelt wird (Fig. 3).If this number of intermediate values has been determined, the restart of the double bank integration elements 1 and 2, that is to say new start, is omitted. H. the control signals UT1 and UT2 receive only logical zero level. At this point in time, the double-edge integration element 2 is still in the phase of the reference integration in which the last of the intermediate values is determined according to the method described above (FIG. 3).

Durch die Unterteilung des gesamten Meßzeitintervalls in eine Anzahl von Teilintervallen wird der Verschärfung der Stabilitätsanforderungen hinsichtlich der Taktfrequenz, die Basis für die Gewinnung des Zählertaktes CCL sowie der Logisch-Eins-Periüden der Steuersignale UT1 und UT2 ist, begegnet. Die Vorteile des Doppelflankenintegrationsverfahrens bleiben erhalten. Dadurch ist für die Erzeugung der Steuersignale UT1 und UT 2 sowie des Zählertaktes CCL ein geringer Aufwand notwendig. Durch die lückenlose Messung der Eingangsspannung, dadurch gewährleistet, daß sich innerhalb des Meßintervalls stets ein und nur ein Doppelflankenintegrationselement in der Phase der Meßintegration befindet, ist die Unterdrückung auch langsam verlaufender Störanteile gesichert. Werden die Messungen mit mehr als zwei Doppelflankenintegrationselementen durchgeführt, so befindet sich stets eines der Doppelflankenintegrationselemente in der Phase der Meß- und ein weiteres in der der Referenzintegration, alle anderen sind im Ruhezustand.By dividing the entire measurement time interval into a number of sub-intervals, the tightening of the stability requirements with respect to the clock frequency, the basis for obtaining the counter clock CCL and the logical one-states of the control signals UT1 and UT2, is met. The advantages of the double-edge integration process are retained. As a result, little effort is required for the generation of the control signals UT1 and UT2 and the counter clock CCL. Due to the continuous measurement of the input voltage, thereby ensuring that within the measuring interval is always one and only one double-edge integration element in the phase of Meßintegration, the suppression of slow-running interference components is secured. If the measurements are carried out with more than two double-edge integration elements, one of the double-edge integration elements is always in the phase of the measurement integration and another one in the reference integration, all the others are in the idle state.

Ein fc.<de^res Zeitregime mit mehr als zwei Doppelflankenintegrationselementen wird dadurch realisiert, daß zwei Doppelflankenintegrationselemente die Meß- und ein drittes die Referenzintegration durchführt. Dabei ist das erste Coppelflankenintegrationselement im ersten und das zweito im letzten Teil der Meßintegration. Mit Hilfe der gemeinsamen Ref9renzspannung muß die Dauer dor Referenzintegrationsphase auf die Hälfte der Meßintegrationsphase begrenzt werden.A fc. < ^R time regime with more than two double-edge integration elements is realized in that two double-edge integration elements performs the measuring and a third, the reference integration. In this case, the first Coppelflankenintegrationselement in the first and the second in the last part of the Meßintegration. With the help of the common reference voltage, the duration of the reference integration phase must be limited to half the measurement integration phase.

AusfüruungsbelspielAusfüruungsbelspiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden.The invention will be explained below using an exemplary embodiment.

In Fig. 1 ist die Ausführung der Schaltungsanordnung zur Meßwertintegration eines zeitlich verändorlichen Spannungsverlaufes zwecks Bildung ihres Mittelwertes dargestellt. Fig. 2 enthält den Steuerungsablauf während der Startphase, Fig. 3 den während der Abschlußphase. Im Ausführungsbeispiel wird davon ausgegangen, daß Eingangsspannungen mit nur einer Polarität zu verarbeiten sind, jieser Fall tritt vor allem dann auf, wenn Wechselspannungen zu messen und aus diesem Grunde Meßgleichrichter in den Meßsignalweg einzuschalten sind.In Fig. 1, the embodiment of the circuit arrangement for Meßwertintegration a temporally changeable voltage waveform for the purpose of forming their average value is shown. Fig. 2 contains the control sequence during the start phase, Fig. 3 during the final phase. In the exemplary embodiment, it is assumed that input voltages are to be processed with only one polarity, jieser case occurs especially when to measure AC voltages and therefore measuring rectifier are turn into the Meßsignalweg.

Die zu messende Eingangsspannung \J^r «vird an die Integratoreingänge der bnicien Doppelflankenintegrationselernente 1 und 2 gelegt.The measured input voltage \ J ^r "vill set 1 and 2 at the integrator inputs of bnicien Doppelflankenintegrationselernente.

Weiterhin ist für diese Doppelflankenintegrationselemente eine Referenzspannung Uref erforderlich, die so zu bemessen ist, daß die Phase der Referenzintegrntion stets kürzer ist als die der Meßir.tegration. Vorausgesetzt, bei der Referenzintegration wird die selbe Integratorzeitkonstante wie bei der Meßintegration angewandt, muß die Referenzspannung Uref stets größer als die größte auftretende Eingangsspannung Ue sein.Furthermore, a reference voltage Uref is required for these double edge integration elements, which is to be dimensioned so that the phase of the Referenzintegrntion is always shorter than that of Meßir.tegration. Provided that in the reference integration the same integrator time constant is used as in the measuring integration, the reference voltage Uref must always be greater than the largest occurring input voltage Ue.

Haben die Doppelflankenintegrationselemente 1 und 2 die Eigenschaft, im passiven Zustand einen automatischen Offsetabgleich durchzuführen, ist ein Verhältnis der Referenzspannung Uref zur maximalen Eingangsspannung Ue von mindestens 1,25:1 zu erreichen. Dieses Spannungsverhältnis sichert einen ausreichenden Offsetabgleich i,.r.erhalb des Meßintervalls auch dann, wenn die maximale Eingungsspannung gemessen wird. Diese Referenzspannung Uref wird für beide Doppelintegrationselemente 1 und 2 von der Referenzspannungsquelle 3 bereitgestellt.If the double-edge integration elements 1 and 2 have the property of performing an automatic offset adjustment in the passive state, a ratio of the reference voltage Uref to the maximum input voltage Ue of at least 1.25: 1 can be achieved. This voltage ratio ensures sufficient offset compensation i, outside the measuring interval, even when the maximum input voltage is measured. This reference voltage Uref is provided by the reference voltage source 3 for both double integration elements 1 and 2.

Jedes der beiden Doppelintegrationselemente 1 un '2 wire) durch eine Logikschaltung gesteuert, die aus den RS-Flipflops 6 und 7 besteht, deren Setzeingänge mit den Steuersignale, ι UT1 und UT2 belegt sind. Die Rücksetzfunktion der RS-Flipflops 6 und 7 wird durch eine ODER-Verbindung des Rücksetzsignals RST mit den Ausgangssignalen der UND-Gatter 4 und 5 charakterisiert Die UND-Gatter 4 und 5 verknüpfen das Signal des Komparator;; des Doppelflankenintegrationselementes 1 bzw. 2 mit dem zugehörigen Steuersignal UT1 und UT2, wobei UT1 und UT2am Eingang negiert werden.Each of the two double integration elements 1 un '2 wire) controlled by a logic circuit consisting of the RS flip-flops 6 and 7, whose set inputs are occupied by the control signals, ι UT1 and UT2. The reset function of the RS flip-flops 6 and 7 is characterized by an OR connection of the reset signal RST with the output signals of the AND gates 4 and 5. The AND gates 4 and 5 link the signal of the comparator; of the double-edge integration element 1 or 2 with the associated control signal UT1 and UT2, wherein UT1 and UT2 are negated at the input.

Der Steuereingang A1 bzw. A2der Doppelflankenintegrationselemente 1 und 2 mit dem von außen kommenden Steuersignal UT1 bzw. UT2, der Steuereingang B1 bzw. B2 mit dem Ausgang Q des jeweils zugehörigen RS-Flipflops 6 und 7 verbunden. Die Gewinnung des Zählertaktes CTCL erfolgt durch eine UND-ODER-Schaltung 8, die dann den Zähltakt CCL an den Zähler 9 weiterleitet, wenn das Steuersignal UT1 und UT2 logisch Null sind und gleichzeitig das zugehörige RS-Flipflop 6 bzw. 7 durch den Komparator des Doppelflankenintegrationselements 1 oder 2 noch nicht zurückgesetzt wurde.The control input A1 or A2der of the double-edge integration elements 1 and 2 with the coming from the outside control signal UT1 or UT2, the control input B1 or B2 connected to the output Q of the respectively associated RS flip-flop 6 and 7. The acquisition of the counter clock CTCL is performed by an AND-OR circuit 8, which then forwards the count clock CCL to the counter 9 when the control signal UT1 and UT2 are logically zero and at the same time the associated RS flip-flop 6 or 7 by the comparator of Double-edge integration element 1 or 2 has not yet been reset.

Zur Generierung der Steuersignale UT1 und UT 2, des Zähltaktes CCL und des Rücksetzsignals für den Zähler 9 wird zweckmäßig ein geeigneter Mikrorechner genutzt, der insbesondere die Aufgabe, das gesamte Meßzeitintervall auf ein vertretbares Minimum zu begrenzen und den erforderlichen Zählumfang auf das eingestellte Meßintervall anzupassen, durch geeignete Software löst. Durch Nutzung der Zählerperipherie des Mikrorechners wird ein konstantes Verhältnis zwischen der Dauer des Logisch-Eins-Zustandes der Steuersignale UT1 und UT 2 einerseits und der Periode des Taktes CCL andererseits realisiert, um Fehlereinflüsse zu verringern.To generate the control signals UT1 and UT 2, the count clock CCL and the reset signal for the counter 9 a suitable microcomputer is advantageously used, in particular the task of limiting the entire measurement time interval to a reasonable minimum and adjust the required count to the set measurement interval, solved by suitable software. By using the counter periphery of the microcomputer, a constant ratio between the duration of the logic one state of the control signals UT1 and UT 2 on the one hand and the period of the clock CCL on the other hand is realized in order to reduce error influences.

Sei der Nutzung der Zählerperipherie des Mikrorechners wird der Takt CCL mit Hilfe eines von Rechnertakt gespeisten Frequenzteilers und die Zeitbasis für die Erzeugung der Steuersignale UT1 und UT 2 mit einem weiteren Frequenzteiler, der vom Takt CCL gespeist wird, gewonnen. Um die RS-Flipflops 6 und 7 in die Ausgangslage zu bringen, wird durch c'ne Schaltung, die rri cinschaltmoment aktiv ist und diesen aktiva·; Tustand mit einem von außen kommenden Rücksetzbefehl verbindet, das Signal RST gebildet. Dieses Signal RST wird an Rücksetzeingänge der beiden RS-Flipflops 6 und 7 geführt, so daß eine ODER-Verbindung mit den Signalen, die von den Ausgängen der Gatter 4 und 5 geliefert werd'.n, entsteht. Da das Signal auch den Mikrorechner zurücksetzt, sind die Steuersignale UT1 und UT2 logisch Null. DieDoppelflankenintegrationselemente 1 und 2 befinden sich in einem passiven Zustand. Zweckmäßig sind Ausführungen derartiger Elemente, die in diesem Zustand einen automatischen Offsetabgleich realisieren, damit sich Wartungsarbeiten zu diesem Zweck erübrigen.If the use of the counter periphery of the microcomputer is the clock CCL using a computer clock fed frequency divider and the time base for the generation of the control signals UT1 and UT 2 with another frequency divider, which is fed by the clock CCL, won. In order to bring the RS flip-flops 6 and 7 into the starting position, is activated by c'ne circuit, the rri cinschaltmoment and this aktiva ·; Tustand connects with an externally coming reset command, the signal RST formed. This signal RST is applied to reset inputs of the two RS flip-flops 6 and 7 so that an OR connection is formed with the signals supplied from the outputs of the gates 4 and 5. Since the signal also resets the microcomputer, the control signals UT1 and UT2 are logically zero. The double-edge integration elements 1 and 2 are in a passive state. Conveniently, embodiments of such elements, which realize an automatic offset adjustment in this state, so that maintenance work is unnecessary for this purpose.

Nach einem von außen kommenden Startbefehl beginnt der Meßablauf, indem das Steuersignal UT1 durch den Mikrorechner auf Logisch Eins gesetzt wird. Dadurch befindet sich der Analog-Digital-Umsetzer in der einleitenden Meßintegrationsphase 10, in der das Doppelflankenintegrationselement 1 die Meßimegration durchführt und Doppelflankenintegrationselement 2 noch im Ruhezustand ist. Infolgedessen ist das RS-Flipflop β gesetzt und die Signale A1 und B1 führen Logisch-Eins-Pegel. Die In'egratorausgangsspannung UC1 verändert sich entsprechend der Eingangsspannung.After a start command coming from the outside, the measuring procedure begins by the control signal UT1 being set to logical one by the microcomputer. As a result, there is the analog-to-digital converter in the introductory Meßintegrationsphase 10, in which the double-edge integration element 1 performs the Meßimegration and double-edge integration element 2 is still in the idle state. As a result, the RS flip-flop β is set, and the signals A1 and B1 carry logic one. The inverter output voltage UC1 varies according to the input voltage.

Nach Ablauf der vorgegebenen Zeitspanne wird durch den Mikrorechner das Steuersignal UT1 auf Logisch Null und UT2 auf Logisch Eins gesetzt. Der Analog-Digital-Umsetzer befindet sich in der Moßphase 11, die dadurch gekennzeichnet ist, daß Doppelflankenintegrationselement 1 die Referenz- und Doppelflankenintegrationselement 2 die Meßintegration durchführt. Solange das RS-Flipflop 6 durch den Komparator des Doppelflankenintegrationselements 1 noch nicht zurückgesetzt wurde, gelangen Zählimpulse an den Zähler 9, da durch den gesetzten Zustand des RS-Flipflops und dem Logisch-Eins-Pegel von UT1 die Bedingungen für die Generiorung des Zählertaktes CTCL mit Hilfe des Taktes CCL durch das UND-ODER-Gatter 8 erfüllt sind. Zum Zeitpunkt des Nulldurchganges der Integratorspannung UC1 setzt der Komparator des Doppelflankenintegrationselements 1 das RS-Flipflop 6 zurück, das UND-ODER-Gatter 8 sperrt das Taktsignal CCL und der Zählvorgang wird beendet. Damit liegt ein Zwischenergebnis vor, das zur weiteren Verarbeitung aus den Zähler 9 ausgelesen wird. Nach dem Auslesen des Zwischenwertes wird dor Zähler 9 durch den Mikrorechner mit Hilfe des Rücksetzsignals RSC auf Null gestellt.After the predetermined time has elapsed, the microcomputer sets the control signal UT1 to logical zero and UT2 to logical one. The analog-to-digital converter is in the Moßphase 11, which is characterized in that double-edge integration element 1, the reference and double-edge integration element 2 performs the Meßintegration. As long as the RS flip-flop 6 has not yet been reset by the comparator of the double-edge integration element 1, counting pulses arrive at the counter 9, since the conditions for generation of the counter clock CTCL are determined by the set state of the RS flip-flop and the logic one level of UT1 are satisfied by means of the clock CCL through the AND-OR gate 8. At the time of zero crossing of the integrator voltage UC1, the comparator of the double-edge integration element 1 resets the RS flip-flop 6, the AND-OR gate 8 blocks the clock signal CCL, and the counting operation is terminated. This is an intermediate result, which is read out of the counter 9 for further processing. After reading the intermediate value, the counter 9 is set to zero by the microcomputer with the aid of the reset signal RSC.

Ist für den Logisch-Eins-Zustand des Steuersignals UT2 die vorgegebene Zeit abgelaufen, wird dieses auf Logisch Null und gleichzeitig das Steuersignal UT1 durch den Mikrorechner auf Logisch 1 gesetzt. Der Analog-Digital-Umsetzer befindet sich in der Meßphase 12, die dadurch gekennzeichnet ist, daß sich Doppelflankenintegrationselement 1 wieder im Zustand der Meßintegration und Doppelflankenintegrationselement 2 in dem der Referenzintegration befindet. Die Vorgänge zur Bildung des neuen Zwischenwertes gleichen denen in der Meßphase 11 mit dem Unterschied, daß das UND-Gatter 5, das RS-Flipflop 7 und der andere Teil des UND-ODER-Gatters 8 an ihnen beteiligt sind (Fig. 2).If the predetermined time has elapsed for the logic one state of the control signal UT2, this is set to logic zero and at the same time the control signal UT1 is set to logical 1 by the microcomputer. The analog-to-digital converter is in the measuring phase 12, which is characterized in that the double-edge integration element 1 is again in the state of Meßintegration and double-edge integration element 2 in the reference integration. The processes for forming the new intermediate value are similar to those in the measuring phase 11, with the difference that the AND gate 5, the RS flip-flop 7 and the other part of the AND-OR gate 8 are involved in them (Figure 2).

Diese Vorgänge werden solange wiederholt, bis die für das vorgesehene Meßzeitintervall charakteristische Anzahl von Zwischenwerten ermittelt sind. Dadurch wird eine lückenlose Meßwertintegration gewährleistet, dessen Endergebnis exakt dem Mittelwert der zu messenden tiingangsspannung entspricht.These processes are repeated until the number of intermediate values characteristic of the intended measurement time interval has been determined. This ensures a complete integration of measured values, the final result of which corresponds exactly to the mean value of the input voltage to be measured.

Liegt die Anzahl der zu ermittelnden Zwischenwerte bis auf dem letzten in digitaler Form vor, so unterbleibt der Neustart der Doppelflankenintegrationselemente 1 und 2. Die Steuersignale ΟΓ1 und UT2 erhalten konsequent Logisch-Null-Pegel. Der Analog-Digital-Umsetzer befindet sich in der abschließenden Referenzintegrationsphase 13, in der der letzte schenwert in der oben beschriebenen Art und Weise gebildet wird (Fig. 3).If the number of intermediate values to be determined is present in digital form until the last one, the restart of the double-edge integration elements 1 and 2 is omitted. The control signals ΟΓ1 and UT2 consequently receive logic zero levels. The analog-to-digital converter is in the final reference integration phase 13 in which the last value is formed in the manner described above (Figure 3).

Wird das kleinste Meßintervall eingestellt, werden die Zwischenwerte beider Dcppelflbi.kenintegrationselemente zur Bildung des Meßwertes herangezogen. Der Analog-Digital-Umsetzer durchläuft in diesor Reihenfolge zuerst die einleitenden Meßintegratiunsphase 10, danach die Meßphase 11 und am Ende die abschließende Referenzintegrationsphase 13. Längere Meßzeitintervalle bedingen nach Beendigung der einleitenden Meßintegrationsphase den wechselseitigen Durchlauf der Meßphasen 11 und 12, wobei mit der Meßphase 11 begonnen und mit der Meßphase 12 abgeschlossen wird, bevor der Analog-Digital-Umsetzer in die abschließende Referenzintegrationsphase 13 kommt.If the smallest measuring interval is set, the intermediate values of both elements of the integration are used to form the measured value. The analog-to-digital converter passes in this order first the preliminary Meßintegratiunsphase 10, then the measuring phase 11 and at the end of the final reference integration phase 13. Longer Meßzeitintervalle after completion of the preliminary Meßintegrationsphase the mutual passage of the measuring phases 11 and 12, wherein the measuring phase 11 is started and completed with the measurement phase 12 before the analog-to-digital converter in the final reference integration phase 13 comes.

Claims

1. Analog-to-digital converter with Meßwertintegration and Störgrößenunterdrückung, characterized in that during a measuring interval several, but at least two, simultaneously operating double-edge integration elements (Fig. 1,1 and 2) to a counter (9) work.

2. Analog-to-digital converter with Meßwertintegration and Störgrößenunterdrückung according to claim 1, characterized in that the simultaneously operating Doppelflankenintogrationselemente alternately perform a gap Meßweitintegration.

3. analog-to-digital converter with Meßteinteigration and Störgrößenunterdrückung according to claim 1 and 2, characterized in that the Rerenzintegrationsphase is always shorter than the dur by Meßintegration.

4. Analog-to-digital converter with Meßwertintegration and Störgrößenunterdrückung according to claims 1 to 3, characterized in that the Doppelf lankenintegrationselemente during a measurement interval sequentially provide separate intermediate values, which are summarized to a mean value mean.

5. Analog-to-digital converter with Meßwertintegration and Störgrößenunterdrückung according to claims 1 to 4, characterized in that is given by the choice of the measuring interval, the Meßintegrationszeit and the clock frequency, a universal adaptation to various measurement problems.