DD254088B1

DD254088B1 - Anordnung zum erkennen der phasenfolge in drehstromnetzen

Info

Publication number: DD254088B1
Application number: DD29672086A
Authority: DD
Inventors: Eckard Witt
Original assignee: Pumpen & Verdichter Veb K
Priority date: 1986-11-27
Filing date: 1986-11-27
Publication date: 1990-08-15
Also published as: DD254088A1

Description

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Anordnung zur Gewährleistung des richtigen Drehsinns bei transportablen Aggregaten, die an einem Drehstromnetz betrieben werden.

Charakteristik der bekannten technischen Lösungen

Die Erzeugung der erforderlichen Impulsfolgen durch Schmidttrigger oder Komparatoren ist Stand der Technik.

Bekannt sind Lösungen, so beispielsweise in der DE-OS 1588735 offenbart, welche aufgrund der Verwendung von RC-Phasenschiebernetzwerken eine Frequenzabhängigkeit aufweisen.

In der DE-OS 3117284 ist eine Schaltungsanordnung zur Überwachung eines symmetrischen Dreiphasen-Wechselstromes beschrieben, welche nach Erkennen einer falschen Phasenfolge ein mit „RS" charakterisiertes Signal benötigt, um die Anordnung in den Ausgangszustand zurückzusetzen.

Bei ständig anliegender Phasenfolge und netzsynchronem Rücksetzen der Anordnung entsteht ein pulsförmiges Signal „DF", welches nicht zur Ansteuerung nachfolgender Schalter o. a. geeignet ist.

Des weiteren ist eine Anordnung aus der Zeitschrift „Electronic Design News" 26 (1981) 23, S. 155—156 bekanntgeworden, die zur Bereitstellung eines logischen Signalpegels für nachfolgende Funktionsverknüpfungen ein zusätzliches RC-G!ied benötigt, das einer Integration entgegensteht.

Im US-Patent 3,976,919 (HO2H 3/26) wird eine Schaltungsanordnung offenbart, die zur Erkennung der Phasenfolge ein JK-Flipflop verwendet. Bekanntermaßen sind JK-Flipflops beim Taktzustand „H" gegenüber Störimpulsen an den JK-Eingängen besonders empfindlich, was sich negativ auf das Betriebsverhalten auswirkt.

Ziel der Erfindung

Ziel der Erfindung ist es, eine Anordnung zu schaffen, durch welche ein definierter Drehsinn des Antriebsmotors, vorzugsweise für Pumpen, gewährleistet wird.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, die Anordnung so zu gestalten, daß sie innerhalb eines großen Frequenzbereiches sicher arbeitet und in einem Schaltkreis integriert werden kann.

Dies wird erfindungsgemäß dadurch erreicht, daß aus der sinusförmigen Spannung der drei Phasenleiter unter Zuhilfenahme von drei Triggern jeweils drei Impulsfolgen gewonnen werden, die den jeweiligen Phasenleitern phasengleich sind und die jeweils auf den Takteingang eines D-Flipflop geschaltet sind, wobei der D-Eingang des ersten Flipflop mit einer logischen 1 belegt ist, während die D-Eingänge des zweiten und dritten D-Flipflop mit den Q-Ausgängen des ersten und des zweiten D-Flipflop verbunden sind und die Rücksätzeingänge des ersten und zweiten D-Flipflop mit dem Takteingang des dritten D-Flipflop verbunden ist, so daß der logische Pegel am Q bzw. Q-Ausgang des dritten D-Flipflop als Merkmal für die Phasenfolge dient.

Ausführungsbeispiel:

Die Erfindung soll nachstehend näher erläutert werden

In der dazugehörigen Zeichnung zeigt:

Fig. 1: Schaltplan

Die Trigger wurden durch die Operationsverstärker 1 bis 3 und die jeweils zugehörige Widerstands-Diodenbeschaltung an den Eingängen realisiert.

Die Ausgänge der Trigger sind mit den Takteingängen der D-Flipflop 4 bis 6 verbunden. Als D-Flipflop werden CMOS-Schaltkreise vom Typ V4013D verwendet.

Bei korrekter Phasenfolge (P₁ - <p₂ - срз wird mit dem Triggerimpuls an C-i des D-Flipflop 4 der Η-Pegel des D-Eingangs übernommen und erscheint am Ausgang Q₁. Der um die Zeitspanne (P₁ — q>₂ verzögerte Triggerimpuls an C2 übernimmt den an Q₁ anliegenden H-Pegel.und erscheint an Q₂. Der gegenüber <p₂ um die Zeitspanne <рз - <p₂ verzögerte Triggerimpuls an C₃ übernimmt den an Q₂ liegenden Η-Pegel in das D-Flipflop 6 und erscheint als Merkmal der korrekten Phasenfolge am Ausgang Q₃. Gleichzeitig werden durch den Triggerimpuls an C₃ die D-Flipflop 4 und 5 in die Ausgangszustände zurückgesetzt. Bei inkorrekter Phasenfolge (P₁ - φ₃ - φ₂ wird mit dem ersten Triggerimpuls an C₁ des D-Flip-Flop 4 der Η-Pegel des D-Eingangs übernommen. Der zeitlich nachfolgende Triggerimpuls an C₃ übernimmt den an seinem D-Eingang anliegenden L-Pegel vom Q-Ausgang des D-Flipflop 5 und erscheint als L-Pegel am Ausgang Q₃, der als Merkmal für die inkorrekte Phasenfolge dient. Gleichzeitig wird durch den Triggerimpuls an C₃ das D-Flipflop 4 am Ausgang Q₁ auf L gesetzt. Der nachfolgende Triggerimpuls an C₂ übernimmt an seinem Ausgang Q₂ den an Q₁ anliegenden L-Pegel.

Zur Charakterisierung der Phasenfolge entsteht am Ausgang Q₃ ein zeitlich konstantes Signal, wodurch eine einfache Ansteuerung für nachfolgende Schalteinrichtungen gegeben ist.

Claims

Anordnung zum Erkennen der Phasenfolge in Drehstromnetzen, bestehend aus drei Triggern, die aus der sinusförmigen Spannung der drei Phasenleiter drei Impulsfolgen erzeugen, die den jeweiligen Phasenleitern phasengleich sind und die jeweils auf den Takteingang eines D-Flipflops geschaltet sind, dadurch gekennzeichnet, daß der D-Eingang des D-Flipflops 4 mit einer logischen 1 belegt ist, während die D-Eingänge der beiden D-Flipflop 5 und 6 mit den Q-Ausgängen der D-Flipflop 4 und 5 verbunden sind und die Rücksetzeingänge der D-Flipflops 4 und 5 mit dem Takteingang des D-Flipflops 6 verbunden ist, so daß der logische Pegel am Q bzw. Q-Ausgang des D-Flipflops 6 als Merkmal für die Phasenfolge dient.

Hierzu 1 Seite Zeichnung