DD211892A1

DD211892A1 - Dynamische halbleiterspeicherzelle

Info

Publication number: DD211892A1
Application number: DD24552682A
Authority: DD
Inventors: Wolfgang Winkler
Original assignee: Mikroelektronik Zt Forsch Tech
Priority date: 1982-12-03
Filing date: 1982-12-03
Publication date: 1984-07-25

Abstract

Die Erfindung betrifft eine dynamische Halbleiterspeicherzelle mit zwei Transistoren, wie sie in mikroelektronischen Speichern eingesetzt wird. Die Aufgabe der Erfindung besteht darin, eine Speicherzelle mit zwei Transistoren derart auszugestalten, dass bei einem gespeicherten "high" auf der Speicherelektrode der Lesetransitor gesperrt bleibt. Erfindungsgemaess wird dies durch einen kapazitiven Spannungsteiler zwischen der Wortleitung, der Speicherelektrode sowie dem Substrat erzielt. Die Bitleitung ist dabei auf ein mittleres Potential im Speicherzustand vorgeladen.

Description

Dynamische Halbleiterspeicherzelle

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Halbleiterspeicherzelle mit interner Spannungsverstärkung für dynamische Informationsspeicherung.

Der Einsatz der Halbleiterspeicherzelle erfolgt dabei in matrixförmiger Anordnung in integrierten Halbleiterspeichern.

Charakteristik der bekannten technischen Lösungen

Ss sind dynamische Halbleiterzellen mit einem Transistor gemäß US-PS 3 38 7 286 bekannt. Dabei wird das gespeicherte Signal ohne Verstärkung ausgelesen, wodurch sich nur ein kleiner Spannungshub beim Lesen auf der Lese - (Bit) Leitung einstellt. Dieser sich mit verringerter Fläche einer Speicherzelle immer mehr verkleinernde Spannungshub steht einer weiteren Integration im Wege.

Weiterhin ist eine dynamische Halbleiterspeicherzelle nach DE-OS 24 58 117 bekannt, die einen Auswahl- und einen Lesetransistor enthält, die an vier jeweils getakteten Leitungen angeschlossen sind.

Den Nachteil von vier getakteten Leitungen beseitigt teilweise die Lösung, die in der DE-OS 3 046 376 nach Fig. 8 beschrieben ist.

-3DEL 1932*052250

Bei dieser Ausführungsform sind die beiden Transistören der Zelle mit drei getakteten Leitungen verbunden·

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, in einer dynamischen Ealbleiterspeicherzelle mit zwei Transistoren die Anzahl der getakteten Leitungen weiter zu verringern.

Darlegung des Wesens der Erfindung

Die Aufgabe der Erfindung besteht darin, in einer dynamischen Halbleiterspeicherzelle mit zwei Transistoren durch geeignete Maßnahmen das Potential auf der Speicherelektrode und damit dem Gate des Lesetransistors soweit abzusenken, daß bei einem gespeicherten high-Pegel der Lesetransistor gesperrt bleibt«

Merkmale der Erfindung

Die dynamische Halbleiterspeicherzelle mit zwei Transistoren besitzt einen Auswahltransistor, der in bekannter Weise mit einem Source-Drain-Gebiet an eine Bitleitung und mit dem Gate an eine Wortleitung angeschlossen ist· Ein Lesetransistor ist mit Source mit der Bitleitung verbunden, wobei das zweite Source-Drain-Gebiet des Auswahltransistors mit dem Gate des Lesetransistors gekoppelt ist. Das Gate bildet dabei mit den angrenzenden Gebieten die Speicherelektrode.

Srfindungsgemäß ist das Gate des Lesetransistors über einen Wortleitungskondensator mit der Wortleitung und über einen zweiten Kondensator mit Gebieten konstanten Potentials - vorzugsweise dem Substrat - verbunden. Weiterhin ist Drain des Lesetransistors mit einer Spannungsversorgtxngsleitung verbunden·

In Ausgestaltung der Erfindung besitzen Wortleitungskondensator und der zweite Kondensator gleiche oder nahezu gleiche Kapazitätswerte. .

W In Ausgestaltung der Erfindung ist das jj Verhältnis des Auswahltransistors kleiner als das W Verhältnis

des Lesetransistors, wodurch die Lesegeschwindigkeit steigt·

In Ausgestaltung der Erfindung ist das zweite Source-Drain-Gebiet des Auswahltransistors mit dem Gate des Lesetransistors galvanisch gekoppelt. Die Wirkungsweise der Speicherzelle ist folgende: Im Betriebszustand "Schreiben" führt die Wortleitung das Potential "high", wodurch der Auswahltransistor leitend wird· Die Bitleitung führt dabei das Potential, welches auf der Speicherelektrode gespeichert werden soll und dem eine Binärinformation zugeordnet ist. Bei hohem Potential auf der Bitleitung führt auch die Speicherelektrode hohes Potential.

Im Betriebszustand "Speichern" führt die Wortleitung niedriges Potential. Dadurch ist der Auswahltransistor gesperrt, so daß die auf der Speicherelektrode gespeicherte Ladung eine gewisse Zeit erhalten bleibt. Über den Wortleitungskondensator und den zweiten Kondensator erfolgt dabei eine kapazitive Spannungsteilung, so daß im Speicherzustand das Potential der Speicherelektrode etwas absinkt. Bei entsprechender Dimensionierung ist der Lesetransistor im Betriebszustand "Speichern" unabhängig vom Speicherinhalt der Speicherelektrode gesperrt und die Verbindung zwischen der Spannungsversorgungsleitung und der Bitleitung unterbrochen.

Im Betriebszustand "Lesen" wird die Bitleitung auf ein mittleres Potential"vorgeladen.

Danach steigt das Potential ,der Wortleitung allmählich, das heißt mit einer Anstieggeschwindigkeit von etwa 0,1 Y/ns an. Dabei wird das Potential der Speicherelektrode entsprechend der Spannungsteilung von Wortleitungskondensator und zweiten Kondensator erhöht. Bei einem Speicherinhalt "high" öffnet der Lesetransistor und die ein hohes positives Potential führende Spannungs— Versorgungsleitung ?;ird mit der Bitleitung verbunden. Dadurch erhöht sich das Potential der Bitleitung von etwa 2,5 "7 auf etwa 4 7 und kann mit einer an die Bitleitung angeschlossenen hier nicht weiter beschriebenen Auswertschaltung verstärkt und weitergeleitet werden. Ist dagegen ein "low" Pegel gespeichert, dann öffnet beim Lesen der Auswahltransistor. Die Speicherelektrode wird auf das Torladepotential der Bitleitung geladen und auf diesem Potential gehalten·

Wenn die Wortleitung das maximale Potential z* B. von 5 V erreicht hat, ist der Lesevorgang in der Zelle beendet und es kann die alte Information (Eefresh) oder eine neue Information eingeschrieben werden.

In Ausgestaltung der Erfindung ist das zweite Source-Drain-Gebiet mit dem Gate des Lesetransistors über einen weiteren Kondensator kapazitv gekoppelt. Die weiteren Slemente der Speicherzelle sind dabei wie in der Ausführung mit galvanischer Kopplung ausgeführt.

Die Funktionen dieser Ausführung mit kapazitiver Kopplung sind dabei gleich den Punktionen mit galvanischer Kopplung. Der Vorteil liegt darin, daß die Dotierungskonzentration des zweiten Source-Drain-Gebietes des Auswahltransistors geringer ausgeführt werden kann·

Dadurch, und durch den Wegfall der Kontaktierung verbessert sich das Eefresh-Verhalten der Speicherzelle. Die Halbleiterspeicherzelle wurde anhand einer n-Kanal-Technologie beschrieben«

Bei entsprechender Vorzeichenumkehr und Änderung der Dotierung ist die Speicherzelle natürlich auch in p-Kanal-Technik realisierbar.

Der Vorteil liegt darin, daß nur zwei getaktete Leitungen an die Halbleiterspeicherzelle geführt werden· Weiterhin ist von Vorteil, daß die Schwellspannung des Lesetransistors gleich der des Auswahltranistörs ist.

Ausführungsbeispiel

Die Erfindung ist anhand zweier Ausführungsbeispiele und zweier Zeichnungen näher erläutert. Dabei zeigen

Pig· 1: den elektrischen Aufbau der Halbleiterspeicherzelle gemäß dem ersten Ausführungsbeispiel;

Pig· 2: das lay-out des ersten Ausführungsbeispieles; Pig· 3^J cLea Querschnitt durch Pig. 2 längs A-A;

Pig. 4: den elektrischen Aufbau der Halbleiterspeieherzeile gemäß dem zweiten Ausführungsbeispieles;

Pig. 3'· das lay-out des zweiten Ausführungsbeispieles; Pig. 6i den Querschnitt durch Pig. 5 1-ängs B-B

Die in Pig. 1 dargestellte dynamische Halbleiterspeicherzelle enthält einen Auswahltransistor 1 und einen Lesetransistor 2. Sin erstes Source-Drain-Gebiet 3 äes Auswahltransistors ist mit einer Bitleitung (BL) 4, das ^ate 3 mit einer Wortleitung (WL) 6 und ein zweites Source-Drain-Gebiet 7 mit dem Gate 3 des Lesetransistors 2 verbunden. Weiterhin ist der Lesetransistor 2 mit Source 9 an dar Bitleitung 4 und mit Drain 10 an einer Spannungsversorgungsleitung (U ) 11 angeschlossen.

Das Gate 8 des Lesetransistors.2 bildet mit den angrenzenden Gebieten die Speicherelektrode 12, die über einen Wortleitungskondensator 13 mit der Wortleitung 6 und über einen zweiten Kondensator 14 mit dem Substrat als einem Gebiet mit konstantem Potential verbunden*

In Fig. 2 ist das lay-out des ersten Ausführungsbeispieles und in Fig· 3 ein Querschnitt längs der Linie A - A in Fig· 2 dargestellt. Dabei ist eine n-Eanal-Technologie mit zwei polykristallinen Schichten und einer Leitbahnebene verwendet worden.

Die Speicherelektrode 12 sowie,das damit verbundene Gate 8 bestehen aus einer ersten Schicht polykristallinen Silizium. Die Speicherelektrode 12 ist dabei über einen Kontakt 16 mit dem zweiten Source-Drain-Gebiet 7 des Auswahltransistors 1 verbunden.

Dme Wortleitung 6 besteht aus einer zweiten Schicht polykristallinem Silizium· Der Wortleitungskondensator 13 entsteht durch die Überlappung 15 von Wortleitung 6 und Speicherelektrode 12. Der zweite Kondensator 14 entsteht durch die Überlappung 17 der Speicherelektrode 12 über Substratgebiete und über Drain 10 des Lesetransistors 2 sowie durch den PH-Übergang des Kontaktes 16. Die Überlappung 17 liegt dabei teilweise unter der Überlappung 15» Die Bitleitung 4 und die Spannungsversorgungsleitung 11 bestehen aus Aluminium. Die Bitleitung 4 ist über einen Kontakt 18 mit dem ersten Source-Drain-Gebiet 3 des Auswahltransistors 1 sowie mit Source des Lesetransistors 2 verbunden. Die Spannungsversorgungsleitung 11 ist ubeT einen Kontakt 19 mit Drain des Lesetransistors verbunden. In Fig. 4 ist ein zweites Ausführungsbeispiel dargestellt. Diese Ealbleiterspeicherzelle enthält die Elemente des ersten Ausführungsbeispieles nach Fig. 1.. Lm .Unterschied dazu ist das zweite Source—Drain-Sebiet 7 des Lesetransistors 1 über einen weiteren Kondensator 2:1 mit der Speicherelektrode 12 verbunden.

In Fig« 5 ist das lay-out des zweiten Ausführungsbeispieles und in Fig. 6 ein Querschnitt längs der Linie B - B in Fig. 5 dargestellt. Dabei ist ebenfalls eine n-Kanal-Technoiogie mit zwei polykristallinen Schichten und einer Leitbahnebene verwendet.

Die Lage der einzelnen Elemente ist dabei die gleiche -wie in Fig. 2 und Fig. 3 im ersten Ausführungsbeispiel. Lediglich der Kontakt 16 ist hierbei durch den Kondensator 21 ersetzt, indem die SiC^-Schicht sich überall zwischen der Speicherelektrode 12 und dem Substrat erstreckt«

Um eine stabile Kopplung zu erhalten, wird unter die Speicherelektrode 12 eine flache n-Dotierung 20 eingebracht, die sich als zweites Source-Drain-Gebiet 7 des Auswahltransistors 1 bis geringfügig unter das Gate 5 erstreckt·

Claims

Erfindungsanspruch Λ· Dynamische Halbleiterspeicherzelle mit einem Auswahltransistor, der mit einem Source-Drain-Gebiet an eine Bitleitung und mit seinem Gate an eine Wortleitung führt und; einem Lesetransistor, der mit Source mit der Bitleitung verbunden ist, wobei das zweite Source-Drain-Gebiet des Auswahltransistors mit dem zu einer Speicherelektrode gehörenden Gate des Lesetransistors gekoppelt ist, gekennzeichnet dadurch, daß das Gate (8) des Lesetransistors (2) über einen Wortleitungskondensator (13) niit der Wortleitung (6) und über einen zweiten Kondensator (14) mit Gebieten konstanten-Potentials verbunden ist und daß das Drain (10) des Lesetransistors (2) mit einer Spannungsversorgungsleitung (11) verbunden ist.

(1) kleiner als das !-Verhältnis des Lesetransistors
(2) ist. L

2. Halbleiterspeicherzelle nach Punkt 1, gekennzeichnet dadurch, daß der Wortleitungskondensator (13) und der Kondensator (14)" gleiche Kapazitätswerte aufweisen.
3· Halbleiterspeicherzelle Sach Punkt 1, gekennzeichnet dadurch, daß das W Verhältnis des Auswahltransistors

Z-
4. Halbleiterspeicherzelle nach Punkt 1 bis 3> gekennzeichnet dadurch, daß das zweite Source-Drain-Gebiet (7) des Auswahltransistors (1) mit dem Gate (8) des Lesetransistors (2) galvanisch gekoppelt ist.
5. Ealbleiterspeicherzelle nach. Punkt Λ bis 3, gekennzeichnet dadurch., daß das zweite Source-Drain-Gebiet (7) des Auswahltransistors (1) mit dem Gate (8) des Lesetransistors (2) kapazitiv über einen weiteren Kondensator (21) gekoppelt ist.

Hierzü_^_Seiten Zeichnungen