DD211655A1

DD211655A1 - Schaltungsanordnung zum vergleich gleichartiger quellinformationen mit fehlerauswertung und -tolerierung

Info

Publication number: DD211655A1
Application number: DD24116482A
Authority: DD
Inventors: Juergen Nikolaizik; Karl Richter; Kurt Bruenecke; Udo Kretzschmann
Original assignee: Juergen Nikolaizik; Karl Richter; Kurt Bruenecke; Udo Kretzschmann
Priority date: 1982-06-28
Filing date: 1982-06-28
Publication date: 1984-07-18

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zum Vergleich gleichartiger Quelleninformationen mit Fehlerauswertung und -tolerierung mit der Systeme, vor allem fuer hohe Zuverlaessigkeits- und Sicherheitsanforderungen, realisiert werden koennen. Ziel der erfindungsgemaessen Schaltungsanordnung ist es, eine sichere Informationsverarbeitung zu gewaehrleisten und darueber hinaus die Zuverlaessigkeit (Verfuegbarkeit) der Informationsverarbeitung zu erhoehen. Erfindungsgemaess werden die Signale von n Quellen nach dem "m von n"-Prinzip (2<= m = <-n) auf Uebereinstimmung geprueft, wobei auftretende Fehler lokalisiert und angezeigt sowie bestimmte Fehlerklassen toleriert werden. Insbesondere ist diese Schaltungsanordnung geeignet fuer den Einsatz in Verbindung mit Rechnern.

Description

fas!»

Schaltungsanordnung zum Vergleich gleichartiger Quellinformationen mit Fehlerauswertung und -tolerierung

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung mit der Systeme j vor allem für hohe Zuverlässigkeits- und Sicherheitaanforderungen, realisiert werden können» Eine derartige Schaltungsanordnung ist überall· dort einsetzbar, wo gleichartige Meßwerte oder sonstige gleichartige Signale in digitaler Form von- η verschiedenen Quellen nach dem "m von n^!'-Prinzip auf Übereinstimmung geprüft werden.

^h^rakterjgt^ilc^der bekannten technischen Lösungen

Bekannt iat eine Schaltungsanordnung (DS-OS 22 02 231) zur Erkennung und Isolierung fehlerhafter Systemeinheiten eines programmgesteuerten Verarbeitungssystems, bei dem die einzelnen Systemeinheiten zur Erhöhung der Betriebssicherheit mehrfach vorhanden sind» Jeder Verarbeitungseinheit ist ein Vergleicher zugeordnet, der jeweils 2 der maximal 3 möglichen Eingangsdaten auf Übereinstimmung prüft und entspreeilende Fehlersignale an die zwei in seinem Vergleich einbasogenen, sendenden Verarbeitungseinheiten ausgibt» Sine nachgeschaltete Mehrheitslogikachaltung realisiert die Durchschaltang des Mehrheitssignals*

Ein derartiger Vergleicher ist nicht in dar Lage, die fehlerhaft sendende Verarbeitungaeinheit direkt su lokalisieren.

/2

Erst eine zusätzliche Einrichtung, die wiederum jeder Verarbeitungseinheit zugeordnet ist, ermöglicht die Anzeige der fehlerhaft sendenden Verarbeitungseinheit über· die Auswertung der eingehenden Fehlersignale. Bei der Kopplung dreifacher mit doppelten Systemeinheiten ist eine weitere Einrichtung innerhalb jeder Verarbeitungseinheit erforderlich, die die Fehlerlokalisierung innerhalb des Dreifachsystems ermöglichte

Weiterhin ist eine Schaltungsanordnung für den Vergleich der Ausgangsdaten von zwei Datenverarbeitungsanlagen (DS-AS 27 29 362) bekannt* Tritt eine Abweichung bei den zu vergleichenden Daten auf, wird die zwe!kanalige Datenverarbeitungsanordnung abgeschaltet und damit die Ausgabe fehlerhafter Informationen unterbunden, Eine derartige Schaltungsanordnung gewährleistet zwar die gewünschte Sicherheit, hat jedoch den Nachteil, daß die erforderliche Verfügbarkeit für Einsatzfälle mit extrem hohen Anforderungen, z»B» für Kernkraftwerke, Eisenbahnsicherungstechnik, nicht erreicht wird. Darüber hinaus ist bei dam parallelen Vergleich von Informationen (Adressen und Daten) der Aufwand für die Bealisierung dea angegebenen Vergleichsrs recht erheblich.

Ziel der Erfindung;

Ziel der erfindungagemäßen Schaltungsanordnung ist es, eine sichere Informationsverarbeitung zu gewährleisten und darüber hinaus die Zuverlässigkeit (Verfügbarkeit) der Informationsverarbeitung zu erhöhen.

Darlegung des Wesäns der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zu entwickeln, die Signale von η Quellen nach "m von n"-Prinzip (2 ^ m ^ n) auf Übereinstimmung prüft, auftretende Fehler lokalisiert und anzeigt sowie bestimmte Fehlerklassen toleriert* Erfindungsgemäß wird die Aufgabe

/3

dadurch gelöst, daß der Selektionseingang S eines Vergleichers, an dessen jeweiligen Eingängen 11 bis Iq die zu vergleichenden Informationen der Quellen Q1 bis Qn anliegen, mit dem Ausgang eines ersten logischen ODER-Gatters verbunden ist« An den Eingängen des ersten logischen ODER-Gatters liegen die Steuersignale SV für den Vergleicher an» Der ÜT-Ausgang des Vergleichers ist an den ersten Eingang einer Auswerteeinheit, deren zweiter Eingang mit einer " k von η "-Auswahleinheit und dem ersten Eingang eines zweiten logischen ODER-Gatters, an dessen v/eiteren Eingängen Testsignale TS anliegen, verbunden ist, angeschlossene Der Ausgang des zweiten logischen ODER-Gatters ist mit dem Testeingang T des Vergleichers verknüpft* Der Ü-Ausgang des Vergleichers ist mit dem dritten Eingang der Auswerteeinheit verbunden« Die Pehlerausgänge P1 bis Pn des Vergleichers sind an einem Register angeschlossen, dessen Ausgänge mit der " k von η " - Auswahleinheit (Auswahl nach Aktivpegel) und der Auswerteeinheit verbunden sind. Der Rücksetseingang R des Registers ist mit dem Ausgang eines dritten logischen ODER-Gatters, an dessen Eingängen die Fehlerrücksetzsignsle FR anliegen, zusammengeschlossen» Die Ausgangsinformationen AI des Vergleichers liegen an den Ausgängen A1 bis Aq an»

In weiterer Ausgestaltung der erfindungsgemäßen Lösung ist der Vergleicher als Pestwertspeicher, frei programmierbares Logikfeld oder als Multiplexer ausgebildet« Das Register besteht aus Triggern, denen logische Gatter vorgeschaltet sind und die " k von η " - Auswahleinheit (Auswahl nach Aktivpegel) ist als open-collektor-Gatter ausgebildet*

Der Vergleicher besitzt einen Testeingang T, mit dessen Hilfe die Funktionstüchtigkeit der Schaltungsanordnung überprüft werden kann, ohne v/eitere angeschlossene Einrichtungen zu beeinflussen*

/4-

Ausführun^sbeispiel:

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden.

Die beiliegende Zeichnung zeigt:

Pig* 1 : Schaltungsanordnung zum Vergleich gleichartiger

Quellinformationen mit Fehlerauswertung und «tolerierung; Fig» 2: Schaltungsanordnung zum Vergleich von 3 mal 8-Bit-

Fdrtern mit Fehlerauswertung und -tolerierung. An den Eingängen des Vergleichers 1 liegen die jeweils zu vergleichenden Informationen II bis Iq der Quellen Q1 bis Qn an (Fig_o1), Nach Fig_e2 besteht der Vergleicher 1 aus drei Festwertspeichern 1«1, 1,2 und 1*3· Die Festwertspeicher sind so programmiert, daß durch sie der Vergleich nach dem " 2 von 3 "-Prinzip vorgenommen wird* Für die Auswertung des Vergleiches ist ein Register 4, bestehend aus MBD-Gattern 4.1, 4*2, 4*3 und D-Triggern 4*4, 4₉5 und 4*6 vorgesehen« Weiterhin erfolgt die 'Auswertung mit Hilfe einer " k von η "-Auswahleinheit 5> die im Beispiel nach Fig, 2 aus HMD-Gattern 5*1, 5»2, 5*3 ^un3 einem open-collector-Widerstand 5»4 besteht* Die Rücksetzeingänge R der D-Trigger 4« 4 bis 4»6 sind ,mit dem Ausgang eines HMD-Gatters 6*1 verbunden, an dessen Eingängen die Fehlerrücksetssignale FR anliegen*.

Mit den nach Fig» 2 benutzten Festwertspeichern 1.1, 1«2 und 1*3 kann jeweils der Vergleich von 3^3 Bits vorgenommen werden» Besitzen die Festwertspeicher eine größere Anzahl von Eingängen, erhöht sich dementsprechend die Zahl der vergleichbaren Bits pro Festwertspeicher« Sind in einem 8-Bit-Wort einer Quelle ein oder mehrere Bits verfälscht_s so erscheinen an den Ausgängen AI des Vergleichers 1 dennoch die richtigen Signale ( Mehrheitssignaie )*. Die Verfälschung des 8-3it»Wortes einer Quelle wird als Einfachfehler gekennzeichnet und toleriert« Die Einfachfehlersignale F1, F2, F3 werden in den D-Triggern 4*4? 4*5 und 4*6 gespeichert und an eine Auswerteeinheit 3 weiter-

/5

- 5 - £ L I | O 4 gegeben, die gemäß Fig. 2 Fehler mittels Signallampen 3*1 bis 3e6 darstellt» Die Teilübereinstimmungssignale UT und die Übereinstimmungssignale Ü werden jeweils an die Eingänge der NOR-Gatter 1*4 und 1«5 geführt, deren Ausgänge zwecks Anzeige mit den Signallampen 3«1 und 3*2 der Auswerteeinheit 3 verbunden sind« Die Gatter 1*4 und 1,5 entfallen, wenn für den Vergleich nur ein Vergleicherbaustein, im Beispiel nur ein Festwertspeicher benötigt wird«, Mit Hilfe eines logischen Gatters 7, im Beispiel nach Fig₉ 2 das NAND-Gatter 7*1₅ an dessen Eingängen die Testsignale TS anliegen,,wird der Testeingang T des Vergleichers 1 aktiviert. Dadurch wird bewirkt, daß an den Ausgängen AI des Vergleichers 1 ein definiertes inaktives Signal erzeugt wird, wobei die Signale F1 bis Fn, Ü und ÜT entsprechend der Eingangsbelegung festgelegt .sind« Hierdurch wird eine Überprüfung der Funktionstüchtigkeit der gesamten Schaltungsanordnung ermöglicht, ohne Beeinflussung anderer mit dieser Schaltungsanordnung verbundener Einheiten* Zur Steuerung der Festwertspeicher 1*1, 1*2 und 1*3 dient ein logisches ODER-Gatter 2, im Beispiel nach Fig. 2 das NAND-Gatter 2_e1, an dessen Eingängen die Steuersignale SV für den Vergleicher anliegen«,

Alle Ausgangssignale des Vergleichers 1, des Registers 4 und der " k von η "- Auswahleinheit 5 können zur weiteren Ver» arbeitung externen Einrichtungen, Z₁₉B* einem Rechner, sugeführt werden.

Claims

Erfindungsanspruch

1β Schaltungsanordnung zum Vergleich gleichartiger Quellinformationen mit Fehlerauswertung und -tolerierung gekennzeichnet dadurch, daß der Selektionseingang S eines Vergleichers (1), an dessen jeweiligen Eingängen 11 bis Iq die zu vergleichenden Informationen der Quellen Q1 bis Qn anliegen, mit dem Ausgang eines ersten logischen ODER-Gatters (2) verbunden ist, wobei an den Eingängen des ersten logischen ODER-Gatters (2) die Steuersignale SV für den Vergleicher (1) anliegen, der ÜT-Ausgang des Vergleichers (1) an den ersten Eingang einer Ausv/erteeinheit (3)» deren zweiter Eingang mit einer " k von η "-Auswahleinheit (5) und dem ersten Eingang eines zweiten logischen ODER-Gatters (7)> an dessen weiteren Eingängen Testsignale TS anliegen, verbunden ist, angeschlossen ist und der Ausgang des zweiten logischen ODBR-Gatters (7) mit dem T-Eingang des Vergleichers(1) verknüpft, der Ü-Ausgang des Vergleichers (1.) mit dem dritten Eingang der Auswerteeinheit (3) verbunden ist und die Fehlerausgänge F1 bis Pn des Vergleichers (1) an einem Register (4) angeschlossen sind, dessen Ausgänge mit der " k von η "- Auswahleinheit (5) und der Auswerteeinheit (3) verbunden sind, wobei der Rücksetzeingang R des Registers (4) mit dem.Ausgang eines dritten logischen ODER-Gatters (6), an dessen Eingängen die Fehlerrücksetzsignale FR anliegen, zusammengeschlossen ist und die Ausgangsinformationen AI des Vergleichers (1) an den Ausgängen Δ1 bis Aq anliegen«

2β Schaltungsanordnung zum Vergleich gleichartiger Quellinformationen mit Fehlerauswertung und -tolerierung nach Punkt 1, gekennzeichnet .dadurch^ daß der Vergleicher (1) als Festwertspeicher, frei programmierbares Logikfeld oder als Multiplexer ausgebildet ist*

/7

3» Schaltungsanordnung sura Vergleich gleichartiger Quellinformationen mit Fehlerauswertung und -tolerierung nach Punkt 1, gekennzeichnet dadurch, daß das Register (4) aus Triggern besteht, denen logische Gatter vorgeschaltet sind»

4. Schaltungsanordnung zum Vergleich gleichartiger Queliinformationen mit Fehlerauswertung und -tolerierung nach Punkt 1, gekennzeichnet dadurch, daß die " k von η "- Auswahleinheit (5) aus open-collector-Gatter bestehte

5_β Schaltungsanordnung zum Vergleich gleichartiger Quellinformationen mit Fehlerauswertung und -tolerierung nach Punkt 1, gekennzeichnet dadurch, daß an dem Vergleicher (1) ein Testeingang T vorgesehen ist«

Hierau 2 Seiten Zeichnungen