DE2823457A1

DE2823457A1 - Verfahren und schaltungsanordnung zur fehlerueberwachung in speichersystemen digitaler rechenanlagen

Info

Publication number: DE2823457A1
Application number: DE19782823457
Authority: DE
Inventors: Peter Dipl Ing Gabler; Detlev Dipl Ing Hornburger
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1978-05-30
Filing date: 1978-05-30
Publication date: 1979-12-13
Also published as: BE876628A; FR2427647A1; BR7902981A; DE2823457C2

Description

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Verfahren und Schaltungsanordnung zur Fehlerüberwachung in Speichersystemen digitaler Rechenanlagen

Die Erfindung betrifft ein Verfahren zur Fehlerüberwachung in Speichersystemen digitaler Rechenanlagen nach dem Oberbegriff des Patentanspruchs 1 sowie eine Schaltungsanordnung zum Durchführen einer solchen Fehlerüberwachung.

In digitalen Rechenanlagen ist der Arbeitsspeicher, d.h. der oder die Speicher der Rechnerzentraleinheit (CPU) von ausschlaggebender Bedeutung j er dient der Aufnahme der Programmbefehle und der momentan in Arbeit befindlichen Datenbereiche. Ein Fehler im Speicher hat in der Regel den Totalausfall der Rechenanlage, z.B. eines Prozessrechners, zur Folge. Deshalb ist es erforderlich, den Arbeitsspeicher der Rechnerzentraleinheit weitgehend störungssicher auszubilden.

Bekannte Verfahren zur Fehlerüberwachung, mit denen die · Zuverlässigkeit von Rechnersystemen erhöht werden kann, bedienen sich der redundanten Darstellung der in einem Rechner zu verarbeitenden Wörter, d.h. Daten und Befehle. Es werden dazu selbstprüfende und selbstkorrigierende Codes verwendet, die über die zur Darstellung der Nachricht erforderliche Mindestanzahl Bits zusätzliche Bits enthalten. Wird z.B. ein Wort in einen Speicher eingeschrieben, so werden den Nachrichtenbits noch Prüfbits hinzugefügt. Anhand der Prüfbits ist es möglich, beim Auslesen des Wortes aus dem Speicher mögliche Fehler mit eina?geeigneten Schaltung zu erkennen und zu korrigieren. Ein Beispiel eines

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INSPECTED

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solchen Codes ist der Hamming-Code_a bei dem einem 8 Bit (=1 Byte) aufweisenden Machrichtenwort 4 weitere Bits als Prüfbits hinzugefügt werden?, mit denen ein Fehler korrigiert werden kann. Unter einem Fehler sei hier die Verfälschung eines Bits innerhalb des insgesamt 12 Bits langen Wortes verstanden. Ist der Speicher bitorganisiert aufgebaut, d.h. jedes der 12 Bit eines Wortes stammt aus einem anderen integrierten Halbleiter-Speicherbaustein (Chip), so wird damit die Speicherfunktion durch den Ausfall eines ganzen Chips nicht beeinträchtigt. Hierdurch wird die mittlere Zeit zwischen zwei Ausfällen des gesamten Speichers um einen Faktor der Größenordnung 10 bis ICK vergrößert.

Bekannt ist auch die zweidimensionale Bestimmung von Paritätbits zur Fehlerkorrektur (A.P.Speiser, Digitale Rechenanlagen, 1961, Seite 263 und 264). Dabei werden mit den einzelnen Bits sowohl die Zeilensummen als auch die Spaltensummen gebildet und jeweils durch ein Paritätsbit kontrolliert, das die Summe ungerade (oder auch gerade) macht.

Bei dem erstgenannten Verfahren ist von Nachteil, daß wesentlich größere Speicher mit den sich daraus ergebenden Folgen, wie höherer Leistungs- und Platzbedarf, höhere Kosten und eine erhöhte Störungswahrscheinlichkeit, erforderlich sind und daß sich die Speicherzugriffszeit verlängert. Mit dem letztgenannten Verfahren läßt sich bei bitorientierter Speicherorganisation ein Fehler nicht genau lokalisieren, da bei einem Ausfall eines Speicherchips eine größere Anzahl von Spalten verloren gehen.

Der Erfindung liegt die Aufgabe zugrunde, den Speicher einer Rechnerzentraleinheit möglichst störungssicher zu gestalten

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und somit die Zuverlässigkeit der gesamten Rechenanlage zu erhöhen.

Diese Aufgabe wrid erfindungsgemäß durch ein Verfahren nach dem Patentanspruch 1 und durch eine Schaltungsanordnung nach dem Patentanspruch 5 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind durch die Unteransprüche gekennzeichnet.

Die Vorteile der Erfindung liegen insbesondere auch darin, daß sich auch ein einzelnes Bit innerhalb eines Nachrichtenwortes, d.h. eines Bytes, auf einfache, wenig aufwendige Weise lokalisieren läßt.

Die Erfindung wird im folgenden anhand in der Zeichnung dargestellter Ausführungsbeispiele erläutert. Es zeigen:

Pig.l die erfindungsgemäße bitweise Bildung der Zeilen- und Spaltensummen des Inhalts eines Speicherblocks, in schematischer Darstellung,

Fig.2 eine erfindungsgemäße Schaltungsanordnung, in Blockschaltbild-Darstellung und

Fig.3 ein Ausführungsbeispiel der Schaltungsanordnung nach Fig.2.

Zur überwachung und Korrektur von in einem Speicher auftretenden Fehlern ist folgendes Verfahren geeignet. An jedes in einen Speicher einzuschreibende Nachrichten-Wort - im Ausführungsbeispiel weist es acht Bit auf - wird ein zusätzliches, neuntes Bit angefügt. Es wird ermittelt, indem die

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in dem Wort vorhandene Anzahl von logischen Einsen ("1") auf eine gerade (oder ungerade) Anzahl ergänzt wird. Dieses sogenannte Paritätsbit wird beim Einschreiben des Wortes in den Speicher mit eingeschrieben und beim Auslesen erneut berechnet. Durch Vergleich des neu berechneten mit dem eingespeicherten Paritätsbit läßt sich ein innerhalb einer Speichersseile vorkommender Fehler feststellen. Der genaue Pehlerort innerhalb der Zeile kann dabei noch nicht lokalisiert werden.

Zur Pehlerlokalisierung wird der gesamte zu überwachende Speicherbereich, der zumeist dem Adressierungsbereich des Rechners entspricht, in Untereinheiten unterteilt. Ein aus Fig.l ersichtlicher Teil eines Arbeitsspeichers AS ist in zwei, im folgenden als Blöcke bezeichnete, Untereinheiten Bl und B2 unterteilt. Jeder Block enthält Speicherelemente, die in Zeilen ZE und Spalten SP angeordnet sind und jeweils ein Bit einspeichern können. Wie aus der Zeichnung ersichtlich, kann eine Speicherzeile ZE die acht Bit eines Wortes aufnehmen. Beim Einschreiben eines Wortes in eine Speicherzeile ZE wird durch einen anhand von Fig.3 zu erläuternden, sogenannten Paritätsgenerator, der als integrierte Schaltung ausgebildet sein kann, die Zeilensumme der einzuschreibenden Bits errechnet und daraus, wie oben erwähnt, das Paritätsbit ermittelt und in die neunte Speicherstelle innerhalb der Zeile eingeschrieben.

Innerhalb jedes el* .einen Blocks Bl, B2 wird nun die arithmetische Spaltensumme SUl, Su2 der zu dem jeweiligen Block gehörenden Worte hitweise berechnet und ebenfalls abgespeichert. Die Summen zu den einzelnen Spalten SP können selbst jeweils mehrere Bits aufweisen. Die Spaltensummen SUl und SU2 der Speicherblöcke Bl bzw. B2 werden jeweils in einem anderen

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Speicherblock (Chip) abgespeichert, womit sichergestellt ist, daß ein Fehler durch Summenbildung auch dann lokalisiert werden kann, wenn der betreffende Speicherblock ausfällt.

Wird anhand der überprüfung der Paritätsbits ein Fehler in einem Speicherblock erkannt, so wird - beispielsweise mit der weiter unten beschriebenen Schaltungsanordnung - die momentan abgearbeitete Speicheradresse festgehalten. Das gerade in der Rechenanlage ablaufende Programm wird sofort unterbrochen und auf ein Fehler-Unterprogramm höchster Priorität übergegangen. Dieses veranlaßt die Rechenanlage, den gesamten Inhalt des Speicherblocks, der als fehlerhaft festgestellt und dessen Adresse festgehalten worden ist, auszulesen und die Spaltensummen zu berechnen. Durch Vergleich der neu berechneten Spaltensummen mit den eingespeicherten Spaltensummen kann die fehlerhafte Spalte des Speicherblocks und damit das fehlerhafte Bit erkannt und demzufolge korrigiert werden. Voraussetzung hierzu ist naturgemäß, daß die Zuordnung der Speicherblöcke Bl, B2 zu den Blöcken, in denen ihre Speichersummen SUl, SU2 abgespeichert sind, bekannt ist. Richtet sich die Größe der Speicherhlocks zweckmäßigerweise nach dem Volumen der verwendeten Speicherbausteine (Chips), so führt der Ausfall eines Speicherchips bei dem erfindungsgemäßen Verfahren noch nicht zu einer Beeinträchtigung der Speicherfunktion.

In dem Speicher AS ist ein normalerweise nicht benutzter zusätzlicher Speicherblock vorgesehen (vgl. die Beschreibung zu Fig.2), in den der Inhalt des als fehlerhaft erkannten Speicherblocks nach der Korrektur eingeschrieben wird. Erst nachdem der gesamte Blockinhalt umgespeichert worden ist, kehrt die Rechenanlage in den normalen Programmablauf zurück.

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Danach gewährleistet die erfindungsgemäße Schaltungsanordnung, daß, wenn der fehlerhafte Speicherblock adressiert wird, nicht er sondern der Zusatz- oder Reserveblock ausgelesen wird. Aus diese Weise wird vermieden, daß bei jedem weiteren Zugriff zu dem als fehlerhaft erkannten Speicherblock immer von neuem das Fehlerunterprogramm aufgrufen und der oder die Fehler korrigiert werden müssen. Dadurch verkürzt sich die Gesamtrechenzeit. Der zusätzliche Speicherblock wird laufend mit Hilfe eines Prüfprogramms kontrolliert. Zweckmäßigerweise wird auch für die Aufnahme des Korrekturprogramms ein von dem zu überwachenden Speicher AS unabhängiger Speicherbereich, z.B. in Form eines getrennten Speicherbausteins, vorgesehen.

Der Zentralprozessor 11 einer Rechenanlage - im Falle eines Mikrocomputer-Systems der Mikroprozessor MPU - ist über Adressleitungen AL und/oder Datenleitungen DL mit einer Fehlerprüfschaltung 13, einem Adressenspeicher 15, einer Vergleichssehaltung 17 und einem Speicher 19, z.B. dem Arbeitsspeicher' AS, verbunden, über die als Vielfachleitung ausgebildete Datenleitung DL gelangen die Einzelbits eines aus einer Speicherzeile ausgelesenen Wortes zu der Fehlerprüfschaltung 13 und werden dort anhand des Paritätsbits überprüft.

Stimmen die Paritätsbits nicht überein, so gibt die Fehlerprüfschaltung eine Interruptanforderung INT ab, die über eine Steuerleitung 21, 23 zu dem Zentralprozessor 11 gelangt und ihn in die Fehlerroutine überzugehen veranlaßt. In dem Adressenspeicher 15 wird die Adresse des als fehlerhaft erkannten Speicherblocks festgehalten und in der Vergleichsschaltung 17 mit der jeweils von dem Zentralprozessor abgearbeiteten Adresse verglichen. Eine Freigabesteuerung

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erzeugt dann, je nachdem, ob der Adressenvergleich einen nicht fehlerhaften oder einen fehlerhaften Speicherblock ergeben hat, ein Signal SPE, das den Speicher 19 freigibt, bzw. ein Signal ZSPE, das einen Zusatzspeicher 29 freigibt.

Der Zentralprozessor 11 ist auch über einen Befehlsdecoder 31 und eine Steuerschaltung 33 mit der Preigabesteuerung 27 verbunden. Damit ist es ihm möglich, den Zusatzspeicher 29 im normalen Programmablauf zu prüfen und einen als fehlerhaft erkannten Speicherblock auszulesen.

Weitere Einzelheiten über die Funktion der erfindungsgemäßen Schaltungsanordnung werden nun anhand von Fig.3 erläutert. Die über die Datensairanelleitung DL von dem Speicher 19 kommenden Datenbits D_Q bis D₇ gelangen zu einem Paritätsgenerator oder Paritätsprüfer 41, in dem die Quersumme gebildet und entsprechend ein gerades oder ungerades Paritätsbit erzeugt wird. Dieses Paritätsbit wird in einem Exclusiv-ODER-Gatter 43 mit dem aus dem Speicher ausgelesenen Paritätsbit Dg verglichen. Das Ausgangssignal des Exclusiv-ODER-Gatters 43 gelangt über ein NICHT-Glied 45 zu einem NOR-Gatter 47, auf dessen zweiten Eingang ein Signal MEM gelangt, wenn ein Speicherzugriff stattfindet.

In Fig.3 sind nehen den einezelnen Schaltungsteilen die Signaländerungen und die Signalwerte angedeutet, die am Ausgang des jeweiligen Schaltungsteils oder auf der hetreffenden Leitung auftreten, wenn ein Fehler in einem Speicherblock vorkommt oder wenn eine Speicherblockadresse mit der Adresse eines als fehlerhaft erkannten Speicherblocks übereinstimmt.

Ist hei der Paritätsbitprüfung ein Fehler festgestellt und findet ein Speicherzugriff statt, erzeugt das NOR-Gatter 47

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das Signal INT, das den Zentralprozessor 11 veranlaßt, das Fehlerprogramm auszuführen. Dabei erhält D-Flip-Flop 49 ein Eingangssignal D=O und gibt daraufhin ein Ausgangssignal Q=O ab. über ein NICHT-Glied 4l wird eine Leuchtdiode 53 aktiviert und damit der Fehler sichtbar angezeigt. Gleichzeitig werden die vier höchstwertigen Adressenbits A^p bis A^ der Adressensammelleitung AL, die den als fehlerhaft erkannten Speicherblock identifizieren, in ein 4-Bit-Schieberegister 45, eingeschrieben, welches als Latch ausgebildet, d.h. in der Lage ist, einen Zustand festzuhalten. Der Inhalt des Schieberegisters 55 kann nun von dem Zentralprozessor 11 über seine Datensammelleitung DL (Bits D₀ bis D,) gelesen werden. Das Schieberegister 55 ist gleichzeitig von dem Mode "Laden" in den Mode "Nachricht halten" umgeschaltet worden, so daß die eingeschriebene Adresse nicht mehr überschrieben werden kann.

Nach Ablauf des Pehlerunterprogramms wird dauernd die jeweils aktuelle Blockadresse A₁₂ bis A₁^ durch einen 4-Bit-Vergleicher 57 mit der in dem Schieberegister 55 gespeicherten Adresse verglichen. Bei Übereinstimmung erscheint an dessen Ausgang "=" ein logisches Ausgangssignal "1". Findet ein Speicherzugriff statt, so gelangt das Signal WEM über ein NrCHT-Glied 59 zu einem Eingang eines UND-Gliedes 6l, an dessen anderem Eingang das AuBgangssignal des Vergleichers anliegt, über nei\are logische Gatter, deseen Aufbau und Punktion ohne weiteres aus Fig.3 ersichtlich ist, werden ein Signal Speicher-Enable SPE=O und ein Signal Zusatzape£cnei?~£naale ZSPEi=J. erzeugt und damit der Zugriff zum Zusatzspeicher 29 freigegeben. Bei Nichtübereinstimmung der aktuellen Blockadresse mit der als fehlerhaft erkannten

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Adresse werden Signale SPE=I und ZSPE=O abgegeben und damit der Zugriff zum Speicher 19 freigegeben.

Zwei weitere D-Flip-Flops 63 und 65, die wie das Flip-Flop 49 jeweils mit PRESET- und CLEAR-Eingängen versehen sind, werden durch Befehle des Zentralprozessors 11 gesteuert. Für die Flip-Flops'63 und 65 sei dazu festgelegt:

D-Flip-Flop 63...Q=O (durch Reset oder Befehl) D-Flip-Flop 65--.Q=I (durch Reset oder Befehl).

Während des Fehlerprogramms muß der Inhalt des fehlerhaften Speicherblocks ausgelesen werden, zum einen um den Fehlerort zu lokalisieren und zum anderen um den Fehler zu korrigieren. Es muß deshalb die Möglichkeit gegeben sein, trotz Übereinstimmung der Blockadressen anstelle des Zusatzspeichers 29 (Signal SPE) Zugriff zu dem Speicher 19 (Signal SP) zu nehmen. Darüberhinaus muß für den Zentralprozessor die Möglichkeit gegeben sein, auch wenn kein Fehler vorliegt, Zugriff zu dem Zusatzspeicher 29 zu nehmen, um ihn zu überprüfen. In diesen Fällen wird der Speicherzugriff durch an die Flip-Flops 63 und 65 übertragene OUT-Befehle des Zentral·* Prozessors 11 gesteuert. Mit einem OUT-Befehl überträgt der Zentralprozessor 11 eine PORT-Adresse auf die Adressensanaaelleitung. Wird diese PORT-Adresse decodiert, so ergibt sich daraus, unter Verwendung eines I/O W-Signals, ein Steuersignal, mit dem ein Flip-Flop gesetzt oder rückgesetzt werden kann.

Die aus der Zeichnung ersichtlichen OUT-Befehle bewirken folgende Steuervorgänge:

OUT IA => Q=I => Zugriff zu dem Zusatzspeicher 29, obwohl

kein Fehler vorliegt.

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OUT IB = Reset => Q=O => Zugriff zu dem Zusatzspeicher 29

nur im Falle eines Fehlers

(Reset)

OUT 2 =£> Q = 1 => Zugriff zu dem Speicher 19, Normalfall

OUT 3 => Q = 0 => Zugriff zu dem Speicher 19, obwohl ein

Fehler vorliegt

Die erfxndungsgemäße Schaltungsanordnung ist besonders zur Überwachung von Programmspeichern geeignet, da bei diesen die Spaltensummen der einzelnen Speicherblöcke von vornherein festliegen und zusammen mit dem Programm eingeschrieben werden können.

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-AH-

L e e r s e i t e

Claims

Standard Elektrik Lorenz
Aktiengesellschaft

Stuttgart

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Pat entansprüche

• lj) Verfahren zur Fehlerüberwachung in Speichersystemen digitaler Rechenanlagen, insbesondere in Arbeitsspeichern von Mikroprozessoren, nach dem blockweise zusammengefaßte und in einen Speicher einzuschreibende Wörter durch zeilen- und spaltenweises Summenbilden und durch Berechnen von Paritätsbits anhand der Zeilensummen auf Fehlerfreiheit kontrolliert werden, dadurch gekennzeichnet, daß die Spaltensummen jeweils ^Ln einen anderen Speicherblock als die dadurch kontrollierten Wörter eingeschrieben werden, daß, wenn anhand der Zeilensummen ein Fehler in einem Speicherblock festgestellt wird, dessen Adresse festgehalten und dessen Inhalt nach Korrektur des als fehlerhaft ermittelten Bits in einen Zusatzspeicherblock eingeschrieben wird, und daß bei jedem nachfolgenden Abrufen des Inhalts des fehlerhaften Speicherblocks dessen Adresse durch die Adresse des Zusatzspeicherblocks ersetzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Zusatzspeicherblock laufend auf Fehlerfreiheit überprüft wird.

18.Mai 1978
CS/P-Bk/Mr

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of:?G5NAL inspected

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3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Paritätsbits jeweils beim Einschreiben eines Wortes in den Speicher gebildet und miteingespeichert und beim Auslesen des Wortes durch nochmaliges Berechnen überprüft werden.
l\. Verfahren nach einem der vorhergehenden Ansprüche ,dadurch gekennzeichnet, daß zu den blockweise in den Speicher eingeschriebenen Worten die arithmetischen Spaltensummen gebildet werden und daß beim Auftreten eines Fehlers in einem Speicherblock dessen Inhalt ausgelesen und die arithmetischen Spaltensummen durch nochmaliges Berechnen überprüft werden.
5. Schaltungsanordnung zur Fehlerüberwachung in Speichersystemen digitaler Rechenanlagen, insbesondere nach dem Verfahren nach einem der vorhergehenden Ansprüche, die mit einer Fehlerprüfeinrichtung versehen ist, durch welche an in den Arbeitsspeicher der Rechenanlage einzuschreibende Worte jeweils ein Paritätsbit angefügt und beim Auslesen eines Wortes das Paritätsbit zur Überprüfung erneut berechnet wird, wobei zur Fehlerlokalisierung von den gespeicherten Worten blockweise die Spaltensummen der einzelnen Bits gebildet werden, dadurch gekennzeichnet, daß sie mit einem Zusatzspeicher (29), in dem der Inhalt eines als fehlerhaft erkannten Speicherblocks nach der Fehlerkorrektur eingeschrieben wird, sowie mit einer Speicher-Freigabesteuerung (27) versehen ist, durch die bei einer Adressierung des defekten Speicherblocks (Bl) ein Zugriff der Rechenanlage zu dem Zusatzspeicher (29) bewirkt wird.
6. Schaltungsanordnung nach Anspruch 5,dadurch gekennzeichnet, daß die Speicher-Freigabesteuerung (27)

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durch das Ausgangssignal einer Vergleichsschaltung (17) gesteuert wird, in der die Adressen des jeweils von dem Zentralprozessor (11) der Rechenanlage abzurufenden Speicherbereiches mit der Adresse des fehlerhaften Speicherblocks (Bl) verglichen wird.

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