CS287491A3 - Dynamic bus bus decision making with permission of joint use of each cycle - Google Patents

Description

Dynamické Bbgrnicové rozhodováni s povolením společného používáni každého cyklu

Oblast techniky

Tento vynález se týká nástroje pro řízení datových pře-nosů přes víceúčelovou sběrnici mezi pamětí a/nebo množstvímexterních zařízení (včetně procesorů) a konkrétněji se týkáv nich zahrnutých prostředků pro efektivnější rozhodovánio prioritě takových zařízení eliminací zbytečných rozhodova-cích cyklů a velkých oddělených vyrovnávacích pamětí a zpou-žitelněním celé šířky přenosu pro datový přenos.

Stav techniky "IBM MicroChannel Architecture Supplement íor the PS/2hardware intterface technical reference" z listopadu 1989popisuje běžně široce používanou kanálovou architekturu. Nastranách 30-33 se diskutuje o dávkovém přenosu a lokálnímrozhodování a o nucené výměně vlastníků sběrnice. Tato a ji-né běžně užívané metody a prostředky pro kanálové sběrnicovérozhodování pro přímý přístup do paměti (DMA)' vyžadují množ-ství cyklů pro určení priority mezi mnoha externími zaříze-ními , aby mohl být určen vítěz. Toto zkracuje čas použitelnýpro datový přenos. V dosud navržených systémech není povolené žádné řízenísběrnice během těchto rozhodovacích cyklů. Tyto rozhodovacícykly tvoří režii, která redukuje šíři použití. Aby byla re-dukována tato režie, je běžným, ale neefektivním, řešenímseskupit datové přenosy do dávek zkrácených (back-to-back,tj. postupných, nepřerušených) cyklů. Ale toto nevhodně vy-žaduje dadatečné technické vybavení ve tvaru velkých vyrov- 2 návacích paměti a jejich řídících obvodů, jejichž činnostmusí být přerušovaná v proměnných intervalech, aby se nep-ředběhla jiná DMA přenosová zařízení (s přímým přístupem dopaměti), s vyšší prioritou, jimž musí být umožněna nucenávýměna. Aby bylo odstraněno zaplnění sběrnice externím zaří-zením, byly vypracovány krásné složité algoritmy, které ješ-tě dále přidají na logické složitosti a pouze trochu odstra-ní příznak místo eliminace problému. Žádné předchozí znalosti, které si předkladatel vynále-zu uvědomuje, nepopisují nástroj, jenž optimalizuje sběrni-cové rozhodování mezi mnoha externími zařízeními užitím mi-nima rozhodovací logiky, která: 9 (1) eliminuje velké shluky pomocných pamětí a zbyteč-ných rozhodovacích cyklů, (2) dovoluje datový přenos v multiplexním spojitém sek-venčním proudu z různých externích zařízeni a ještě, (3) jako podle dřívějších, znalostí dovoluje, aby bylydynamicky měněny priority příslušných externích zařízení.

Podstata vynálezu

Je poskytnut nástroj pro řízení počítačové sběrnice, ve kterém jsou eliminoványdoba souvielého režimu,zjednodušen odstraněním čekací rozhodovací cykly a čekacíPropojovací protokol sběrnice jepotřeby vyrovnávacích pamětí pro směrování toku dat a odstraněním dříve vyžadované rozhodova-cí logiky. Externí zařízení vědí napřed, kdy bude povolensběrnicový přístup, což dovoluje rychlejší zřetězení činnos-ti. Také, poněvadž nejvíce požadovaným zařízením bude vždypostupně přiděleno výsadní postavení, dokud jsou všechna za-řízení obsluhována, jsou problémy zaplnění a přehlednostiautomaticky vyřešeny na základě priority, protože již nejsou vyžadovány dlouhé dávky přenosů. Těchto výhod je dosaženo poskytnutím alespoň dvou nep- 3 řekrývajících ee časových základen na přenosový cyklusa alespoň jednoho přenosového cyklu na rozhodovací cyklus.Žádosti o rozhodovací prioritu jsou vysílány z každého ex-terního zařízení do rozhodovací sběrnice pouze při náběhuprvní časové základny. Kód priority externího zařízenís nejvyšší prioritou je určen na konci poslední z časovýchzákladen. Kódy priority mohou být zafixovány nebo dynamickyměněny.

Vynález infiže být realizován: (a) s adresovou sběrnicí a obousměrnou datovou sběrnicí, (b) pro rychlejší zřetězené zpracování s jednosměrnou výs-tupní sběrnicí pro adresy a data multiplexovaná v periodáchvelikosti poloviny cyklu, (c) b jedinou víceúčelovou sběrnicí s adresami, které jsouodesílány pouze jednou na počátku dlouhého přenosu a běhemnásledujících cyklů datových přenosů jsou postupně zvyšová-ny, dokud není odeslána nová nesekvenční adresa. Přehled obrázků na výkresech

Obr. 1 je blokové schéma nástroje pro řízení počítačovésběrnice, který zahrnuje předkládaný vynález, obr. 2 je schématický diagram soustavy obvodů spojenés každým externím zařízením pro generování dvou nepřekrýva-jících se taktů z jediného zdroje pro realizaci vynálezu, obr. 3 je časový diagram ukazující nepřekrývající setakty generované soustavou obvodů obr. 2, obr. 4 je schématický diagram rozhodovací soustavy ob-vodů, která poskytuje vlastníka sběrnice na konci posledníhoze zmíněných taktů podle fixované priority, pro ilustraci sepředpokládá priorita "5" (0101), obr. 5 je schématický diagram, který může být dosazen do části obr. 4, aby poskytl soustavu obvodů, která poskytu-je vlastníka sběrnice na konci posledního ze zmíněných taktů 4 podle priority, která může být dynamicky nastavena, obr. 6 je časový diagram znázorňující zřetězené zpraco- vání požadavků sběrnice, přidělení Bběrnice, adres, datovýchpřenosů a vzájemných blokování za účelem vytvoření postupné-ho uzavřeného řetězce dat nebo proudu snímacích nebo zapiso-vacích operací.

Provedení vynálezu

Jak je zobrazeno na obr. 1, nástroj pro řízení sběrnicerealizující předkládaný vynález obsahuje základní jednotku(CPU) 10, která komunikuje přes systémovou sběrnici X2.s operační pamětí 11 a s množstvím externích zařízení, jakojsou 13, 14. Pojem "externí zařízení", jak je zde použit, jeobecně míněn jako pojem k pokrytí jiných základních jednoteka periíérních zařízení, jako jsou diskové soubory, tiskárnyapod. Zdroj signálu, jako je oscilátor 15, poskytuje obdél-níkové signály do každého externího zařízení. Jak je znízoi—něno, oscilátor 15 je oddělen od základní jednotky, ale,jestliže se upřednostní, jeho íunkce poskytující signál můžebýt nahrazena základní jednotkou. Všimněte si, že podle charakteristiky vynálezu, nenívyžadován žádný sběrnicový řadič nebo DMA řadič.

Jak je ukázáno na obr. 2, každé externí zařízení 13.14 obsahuje dvojici invertorů 20, 21 a dvojici budících ob-vodů vyrovnávacích pamětí 22. 23. Když oscilátor 15 pracujepozitivně, způsobí to naběhnutí signálu na vedeni 24. Tentosignál je použit přímo do členu AND 25 a také nepřímo dozmíněného členu AND invertováním a následujícím opětovnýminvertováním invertory 20, 21, aby se docílilo zpoždění. Nakonci tohoto časového zpoždění je signál, který je hradlovánz členu AND 25, invertován členem OP 26 a způsobuje, že bu-dící obvod vyrovnávací paměti 22 řídí časovou základnu Clpozitivně. Mezitím výstup ze členu OP 26 bude logicky vyná- 5 eoben na 27 b poněkud opožděným výstupem z invertoru 20a způsobuje, že člen OR 28 invertuje eignál, a dále způsobu-je, že budící obvod vyrovnávací paměti 23 řídí časovou zák-ladnu C2 pozitivně. Hradla 25, 26 jsou identická s hradly2Z, 22.· Časování pozitivních a negativních cyklů příslušnýchčasových základen Cl a C2 je zobrazeno na obr. 3. Časovézákladny Cl a C2 jsou íázově posunuty o 180 stupňů. Avšakpodle charakteru předkládaného vynálezu, díky zpoždění in-vertorem 21, je délka cyklu časové základny Cl trochu kratšínež délka cyklu C2, aby se cykly hodinových signálů nepřek-rývaly. Například předpokládejme, že délka cyklu oscilátoru15 je 100 nanosekund (ns), pak délka íáze pozitivní časovézákladny Cl je 49 ns, což je způsobeno 2 1/2 ns zpožděníz čela impulsu a 1 1/2 ns zpožděním přidaným k týlu impulsu,a toto skončí délkou íáze 51 ns pro negativní časovou zák-ladnu Cl. Ale pozitivní časová základna C2 má trochu delšídélku íáze 49,5 ns, což je způsobeno 2 1/2 ns zpožděnímz čela impulsu a 2 ns zpožděním přidaným k týlu impulsu, cožskončí délkou fáze 50,5 ns pro negativní časovou základnu C2. Přerušované čáry 29, 30, 31 (obr. 2) jsou spojení, kte-rá jsou jsou přednostně určena k diagnostickým testům. Ob-vykle jsou neaktivní a zde jsou ukázány pouze z důvodů úpl-nosti. Negativní signál na lince 29 potlačí časovou základnuCl, což bude mít za následek, že bude aktivní pouze časovázákladna C2. Podobně negativní signál na lince 30 potlačíčasovou základnu C2, což bude mít za následek, že bude ak-tivní pouze časová základna Cl. Pozitivní signál na lince31 bude podmiňovat invertuj ící členy OR 26., 26, aby udržova-ly jak časovou základnu Cl, tak časovou základnu C2 nepřetržitě pozitivní.

Podle jiné vlastnosti předkládaného vynálezu každé ex-terní zařízení 1_3, 14 zná ve stejný předem zvolený okamžikna počátku cyklu, totiž na začátku první časové základny

Bběrnici 40,přeje získat

Cl, kdy se má stát vlastníkem sběrnice. Požadavky na rozho-dování mohou být změněny pouze na kódovací rozhodovací sběr-nici 40 (obr. 4) na počátku časové základny Cl a potom budoustálé, aby jim mohlo být uděleno výsadní postavení na sběr-nici na konci poslední časové základny C2.

Odkazujeme-li na obr. 4, linky ARO, AR1, AR2, AR3a -Lock jsou OR (disjunkně) bodově připojeny k rozhodovacíLibovolné- externí zařízení 13, 14, které sipřístup na sběrnici 1 2, zaznamenává své poža- davky o zápis či čtení na (neukázanou) zdrž nastavenou časo-vou základnou C2. Tento požadavek prochází skrze Own Bus Re-quest zdrž držící polaritu 41, která je kontrolována časovouzákladnou Cl. Zdrž 41 má pozitivní výstup, který jde na ob-vod 42. Jestliže neexistuje na rozhodovací sběrnici žádnávySěí priorita, je úroveň ARO pozitivní a OR obvod 42 působíjako invertor, který poskytuje negativní výstup. Tento výs-tup je invertován na 43 a stává se pozitivním požadavkem BusRequest Highest 1. Tento požadavek je invertován invertují-cím řídícím obvodem 44, jenž klade negativní úroveň AR1 narozhodovací sběrnici 40. Tento požadavek spolu s požadavkemBus Requst Highest 3 bude procházet a požadované zařízení13 nebo 14 se stane vlastníkem sběrnice.

Jestliže jeětě jedno zařízení na rozhodovací sběrnici40 má nejvyěěí úroveň ARO aktivní, signál na vedení ARO zesběrnice do OR-invertujícího obvodu 42 bude negativní, cožbude mít za výsledek pozitivní výstup z obvodu 42. kterýblokuje libovolný výstup ze sběrnícových požadavků na vede-ních AR1 a AR3. Pozitivní výstup z obvodu 42 také způsobí,že AND-invertující obvod 45 bude blokovat libovolný průchodpožadavků do větve AR3 rozhodovací sběrnice 40.

Jak je znázorněno na obr. 4, priorita je fixována na"5". Tedy, pro kód 5, vlastní priorita (Own Priority) večtyřbitovém kódu je dána bity AR1 a AR3, přičemž AR3 je nej- méně významný bit.

Je-li AR2 bit vyěěí priority z externího zařízení ak- r /ři.s/Zý tivní, bude na 46 invertován a změní polaritu na vstupu doAND-invertujícího obvodu 45 na pozitivní. Jestliže žádnýz těchto VBtupfi do AND-invertujícího obvodu 45 není pozitiv-ní, výstup ze zmíněného obvodu bude negativní, a v takovémpřípadě se skrze řídící obvod invertoru 47 nemůže objevit naAR3 žádný negativní výstup.

Jestliže neexistují žádné ARO nebo AR2 požadavky naprioritu z libovolných jiných externích zařézení, oba vstupydo AND-invertujíčího obvodu 45 budou negativní. Výstup z ob-vodu 45 bude pak předkládat výstup Bus Request Highest 3 po-zitivní. Tento výstup je invertován řídícím obvodem inverto-ru 47 a objevuje se jako AR3 negativní aktivní výstup. Výs-tup z AND-inverujícího obvodu 45 (jímž je v tomto případěpožadavek Bus Request Highest 3) je také dekód své vlastnípriority a předem zadaných podmínek Own Priority zdrže drží-cí polaritu 48 během časové základny C2. Zdrž 48 bude bloko-vat podle podmínky na konci časové základny C2.

Podle vlaastnosti vynálezu, kdykoliv je Own Priorityzdrž 48 blokována, může nastavit Own Bus Grant zdrž držícípolaritu 49 na další cyklus pro zajištění příštího cyklu.Výstup Own Polarity zdrže 48 prochází skrze člen AND 50 a jeinvertován invertujícím členem OR 51 a bude blokován Own BusGrant zdrží 49 na začátku časové základny Cl. Toto signali-zuje konkrétnému zařízení, že je pro tento cyklus vlastníkemsběrnice. Předešlé zařízení, které bylo vlastníkem sběrnice předtímto určováním priority, může rozšířit svůj cyklus, i kdybyOwn Priority zdrž (jako 48) jiného externího zařízení bylablokována. Toto zpožďuje příští cyklus dokud předchozí vlas-tník neuvolní sběrnici 12. Zpožďovací funkce je řízena dru-hým vstupem do členu AND 50, který je výstupem z Any Lockzdrže držící polaritu 52. Zdrž 52 bude blokována předchozíčasovou základnou C2 z -Lock signálu na sběrnici 40. Zpoždě-ní může být libovolný počet cyklů časové základny C2.

Jakmile jsou rozšířené cykly úplné, -Lock signál bude uvolněn předchozím vlastníkem sběrnice v Čase CaBové základ-ny Cl. Toto bude dovolovat, aby Own Bus Grant zdrž 49 pokra-čovala ve zřetězeném chování na další časové základně Cl ří-zeném Any Lock zdrží 52 uvolněnou na časové základně C2s podmínkou, že žádné požadavky vyěší priority nejsou mezi-tím obdrženy, které by přerušily běžnou rozhodovací priori-tu . Předpokládejme nyní, že zařízení si přeje vzít dva nebovíce cyklů v posloupnosti z důvodu pomalého pomocného přijí-mače nebo z důvodů, že chce pracovat v nárazovém provozu.Zařízení bude blokovat svou Own Lock zdrž držící polaritu53 na časové základně C2 prostřednictvím AND-invertujícíhoobvodu 54. Own Extend požadavek musí být nastaven časovouzákladnou Cl do jiné zdrže (není ukázána) předtím, než setaké objeví na AND-invertujícím obvodu 54. Stejný výstupz AND-invertujíčího obvodu 54 prostřednictvíminvertoru - budícího obvodu 55 nastaví Own Lock zdrž 52a také řídi společný -Lock signál na rozhodovací sběrnici40 Tak dlouho, jak Own Lock zdrž 53 zůstává nastavena, budejejí pozitivní výstup logicky sčítán na OE-invertujícím ob-vodu 51, aby podržel Own Bus Grant zdrž 49 pro násobné cyk-ly. Znovu, jednou je rozšířený cyklus úplný a Own Lock zdrž53 bude znovu nastavena časovou základnou C2 a Own Bus Grantzdrž 49 bude znovu nastavena časovou základnou Cl. Toto do-voluje, aby -Lock signál zmizel. Všechna externí zařízeníbudou nyní volná pro pokračování postupných přenosů dat.

Invertory - budící obvody 56, 57 nejsou vnitřně aktivnía jejich vstupy jsou uzemněny, protože nejsou obsaženy v ge-neraci kódu priority 0101, avšak zůstávají aktivní s extei—nimi vstupy ze sběrnice 40. Zřetězené časování pro hradlovaná data na sběrnici 1 2je získáno nastavením pozitivního výstupu Own Bus Grant zdi—že 49 do Own Grant Delayed zdrže 58 na časové základně C2a nastavením výstupu ze zdrže 58 do Own Data Transíer zdrže59 na časové základně Cl. Výstupem ze zdrže 59 je časovači 9 signál, který hradluje data na sběrnici 12 nebo ze sběrnice 12.

Obr. 5 zobrazuje soustavu obvodů, která může být dosa-zena za soustavu obvodů 65 (na obr. 4 uzavřená přerušovanýmičarami), aby dovolovala dynamické měnění kódu priority.Čtyřbitový kód priority, který poskytuje až 16 různých prio-rit je nastaven do registru 70 na začátku operace, takovéjako při počátečním zavádění programu (Initial Program Load- IPL). Tato soustava obvodů 65 obsahuje čtyřiinvertory - budící obvody 71, 72, 73, 74. Tyto budící obvodyjsou budicí obvody s otevřeným kolektorem nebo propojené bu-dící obvody. Nastavují rozhodovací bity ARO, AR1, AR2a AR3, které jsou řízené členy AND 75, 76, 77, 78.· Tyto čle-ny AND určují nejvyšší prioritu prostřednictvím dvou komp-lexních logických hradel 22, 80, které jsou opravdu jedno-duchými obvody.

Hradlo 79 obsahuje dva členy AND 81, 82 a třícestný in-verující člen OR 83. Invertující člen OR 83 blokuje všechnanižší požadavková vedení AR1, AR2 a AR3. Hradlo 83 také blo-kuje Own Priority obvod 84, jestliže vyšší priorita je narozhodovací sběrnici 40 externě aktivní. Je-li ARO aktivnía výstup zdrže PRO držící polaritu z registru 70 není, členAND 81 prostřednictvím OR-invertujícího obvodu 83 bude blo-kovat AR1, AR2 a AR3 a Own Priority signály.

Podobně se členem AND 82, je-li AR1 aktivní a hradloPR1 držící polaritu není,pak AR1, AR2 a AR3 a Own Prioritysignály budou blokovány, a nato rozhodování bude zabraňovatzařízení, aby toto bylo příštím, jež se má obsluhovat.

Poslední vstup do invertujícího hradla 83 je výstupem(nezobrazené) Bus Request zdrže držící polaritu, kterážtozdrž je nastavena časovou základnou Cl a požaduje rozhodova-cí cyklus pro datový přenos. Vedení +Bus Request zdrže drží-cí polaritu bude negativní, jestliže není aktivní. Toto budeautomaticky blokovat všechny bloky 22/ 22/ 23 a 84. Když jevýstup z AND-invertujícího obvodu 84 pozitivní, tak to indi- 10 kuje^ že je to obvykle zařízení b nejvyšši prioritou/ kterévyhrálo rozhodovací proces a může v příští posloupnosti cyk-lů spustit přesouvání.

Komplexní logické hradlo 80 obsahuje hradla 85 a ££,která operují podobně jako hradla 81 a Q2 kromě toho, žezacházejí se dvěma dolními bity AR2 a AR3 rozhodovací sběi—nice. Také OR-invertující obvod 87 má stejnou íunkci jakoobvod 83 pro dolní dva bity, ale to nevyžaduje připojení(neukázané) +Bus Request zdrže držící polaritu, protože výs-tup je již řízen obvodem 83, jehož výstup je již napojen navšechna hradla 76, 77, 78, 84. Výstup z OR-invertujícího ob-vodu 87 proto pouze řídí nejnižší platný bit na vedení AR3rozhodovací sběrnice 40 a také své Own Priority hradlo 84pro blokování.

Nejvýznamnější bit na vedení ARO rozhodovací sběrnice40 je nejvyšši bit. Pohánění libovolného zařízení způsobí,že bit bude mít automaticky nejvyšši prioritu. Jestliže mik-roprocesorové nastavení priority v registru 70 indikuje, žekonkrétní zařízení má prioritu PRO nebo má vyšší bit aktiv-ní, pak libovolná (neukázaná) - Bus Request zdrž uchovávají-cí polaritu, která je také nastavena časovou základnou Cl,bude automaticky budit vedení ARO rozhodovací sběrnice 40.V tomto případě tento bit bude vždy aktivní a nepotřebujebýt blokovaný.

Obr. 6 je časovači diagram zobrazující zřetězené zpra-cování různých operací založené na užití aBtabilního oscilá-toru 15 (obr. 1), který je libovolné hodnoty závisející natechnologii. Běžná technologie používá 100 ns cykly a budou-cí technologie jsou již plánovány pro 50 ns. Bus Request po-žadavek může být vždy změněn na počátku časové základny Cl,tj. v první polovině cyklu oscilátoru. Bus Request požadavekse do následující časové základny nemění. Bus Grant je takénastaven časovou základnou Cl, ale následuje Bus Requst cyk-lus, a proto je vždy zřetězen jeden cyklus nazpět.

Obr. 6 ukazuje množství zařízení s různými prioritami 11 - od Ά, nejvySSÍ, k H, nejnižší. Obr. 6 také naznačuje, jaktyto priority vytvářejí poBtupné cykly, buď jako uzavřenéřetězce dat nebo zpožděné pomalými nekontinuálnimi "pomocní-ky", kteří mohou dostávat data během svého přísluSného časo-vání. "Pomocník", jak je zde užito, odkazuje všeobecně nalibovolné zařízení, se kterým si přeje zařízení- vlastníksběrnice komunikovat.

Pokaždé, když zařízení získá sběrnici 1_2, bude to in-terně blokovat jeho Own Bus Grant zdrž (jako 49 na obr. 4).Tato zdrž řídí běžný cykluB pro zařízení, které vyhraje roz-hodování. V tento okamžik toto zařízení dozírá na cyklus prokomunikaci s "pomocníkem". Vysílá adresu na sběrnici 12 bě-hem Own Bus Grant cyklu. Také označuje signálem+Read/-Write, zda chce provádět íunkci čtení nebo zapisová-ní. Signál -Lock se také stane aktivním, jestliže si vlast-ník sběrnice přeje pracovat v souvislém režimu, tj. budeblokovat jiná zařízení pro krátký shluk cyklů, než dalSÍ za-řízení s nejvyěSÍ prioritou může vstoupit. Jestliže se usku-tečnil jeden datový přenos a "pomocník" pak zjistí, že sejeho vlastní adresa opakuje, může si přát rozěířit čas, kte-rý potřebuje buď k získání nebo odeslání dat. To se můžeudělat v jednom nebo více přírůstcích základního sběrnicové-ho cyklu nastavením -Lock signálu s logikou podobnou té uká-zané na obr. 4, užité vlastníky sběrnice. Vedení odezvyz každého zařízení označuje,, že byla buď poslána nebo obdr-žena data na sběrnici 1 2. Signál -Lock může být také odezvouna následující cyklus z pomocníka, což označuje, že nemůžepřijmout žádný postupný cyklus.

Jak je ukázáno na obr. 6, požadavek na sběrnici je nás-ledován povolením sběrnice a adresováním provedeným vlastní-kem sběrnice, íunkce snímání nebo zapisování se objevuje ja-ko třetí posloupnost zřetězené operace.

Obr. 6 označuje zapisování a snímání různými vlastníkyA - H na nebo z pomocníků P - W v různých typech pracovníhorežimu počítače. 12

Jak bylo objasněno, vynález byl implementován s adreso-vou sběrnicí a obousměrnou datovou sběrnicí. Ale pro rych-lejší zřetězené zpracováni může být vynález implementováns jednosměrnou odchozí sběrnicí pro adresy a s daty multip-lexovanými v periodách délky poloviny cyklu, a datová sběi—nice může být zřídka příchozí jednosměrnou datovou sběrnicí.

Nebo, je-li dána přednost, může být vynález implemento-ván s jednoduchou víceúčelovou dvousměrnou sběrnicí. V tako-vém případě budou adresy posílány pouze jednou na začátkudlouhého přenosu a během následujících cyklů datových přeno-sů budou adresy sekvenčně zvyšovány, dokud nebude poslána' nová nesekvenční adresa. Přesněji, na začátku dlouhého pře-nosu zařízení přijme shluk dvou cyklů, přičemž vysílá adresuběhem prvního, a data během druhého a následujících cyklů.Obr. 6 by byl v tomto případě modifikován odstraněním adre-Bové sběrnice. Rozhodovací sběrnice se poté stane nepřímým adresovým ukazatelem pro multiplexovaná externí zařízení.

Zatímco vynález byl ukázán a popsán vzhledem k prefero-vaným realizacím, bude pro odborníky v daném oboru srozumi-telné, že mohou být provedeny změny v uspořádání a v podrob-nostech těchto realizací bez vzdálení se od rámce a podstatyvynálezu. Proto nástroj a metoda zde objevená má být považo-vána pouze jako ilustrativní a vynález má být omezen pouzetak, jak je specifikováno' v patentových nárocích.

Claims (22)

13 PATENTOVÉ NÁROKY

1. Nástroj pro optimalizaci sběrnicového rozhodováníběhem přenosů dat s přímým přístupem do paměti (DMA) přesvíceúčelovou sběrnicí (12) mezi paměti (11) a/nebo množBtvímexterních zařízení (13,14), přičemž každé má rozhodovacíprioritu, vyznačený tím, že obsahuje: prostředky pro poskytnutí alespoň dvou nepřekrývajícíchse časových základen (Cl, C2) na přenosový cyklus a alespoňjednoho přenosového cyklu na rozhodovací cyklus, prostředky pro vysílání požadavků na rozhodovací prio-ritu z každého externího zařízení do rozhodovací sběrnice(40) pouze při náběhu první ze zmíněných časových základen, prostředky (45 nebo 84) provozuschopné na konci posled-ní ze zmíněných časových základen pro určení kódu priorityexterního zařízení, které má nejvyšší prioritu, aby bylo oz-načeno externí zařízení, které se má Btát vlastníkem sběrni-ce , prostředky (49, 59) pro přenášení adres a dat mezi oz-načeným vlastníkem sběrnice a pamětí nebo jiným z externíchzařízení přes víceúčelovou sběrnici během příštího cyklu po-tom, co se v tu chvíli aktivní vlastník sběrnice zřekne ří-zení .

2. Nástroj podle nároku 1 vyznačený tím, že obsahujeprostředky, včetně (70), pro dynamické měnění priorit ales-poň některých z externích zařízení.

3. Nástroj podle nároku 1 nebo 2 vyznačený tím, žev něm priority příslušných externích zařízení jsou předemvybrány a íixovány.

4. Nástroj podle jednoho z nároků 1 až 3 vyznačený tím 14 že obsahuje prostředky (41, 48) pro synchronizování věechpožadavků na prioritu vlastníka sběrnice.

5. Nástroj podle jednoho z nároků 1 až 4 vyznačený tím,že obsahuje prostředky (41, 48, 50, 51, 49, 58, 59) pro zře-tězené zpracování zmíněných rozhodovacích cyklů takovýn způ-sobem, že nedochází k žádné ztrátě adresových nebo datovýchpřenosových cyklů.

6. Nástroj podle jednoho z nároků 1 až 5 vyznačený tím,že v něm zmíněný přenosový prostředek obsahuje prostředky(41, 48, 50, 51, 49, 58, 59) pro zřetězené zpracování poža-davků na sběrnici, pak přidělení priorit s adresami, pak da-tových přenosů.

7. Nástroj podle jednoho z nároků 1 až 6 vyznačený tím,že v něm zmíněný přenosový prostředek obsahuje prostředek(59) pro přenos dat v multiplexním spojitém sekvenčním prou-du z různých externích zařízení na víceúčelové sběrnici.

8. Nástroj podle jednoho z nároků 1 až 7 vyznačený tím,že v něm zmíněný přenosový prostředek obsahuje prostředek(59) pro přenos DMA dat (s přímým přístupem do paměti)z různých vlastníků sběrnice během postupných cyklů.

9. Nástroj podle jednoho z nároků 1 až 8 vyznačený tím,že obsahuje prostředky (54, 53, 55, 52) pro povolení v tédobě aktivnímu vlastníku sběrnice rozšířit počet cyklů, bě-hem nichž komunikuje s jedním nebo s více externími zaříze-ními .

10. Nástroj podle jednoho z nároků 1 až 9 vyznačenýtím, že v něm zmíněné rozhodovací cykly jsou délkou rovnypřenosovému cyklu nebo celočíselnému násobku přenosovýchcyklů. 15

11. Nástroj podle jednoho z nároků 1 až 10 vyznačenýtím, že obsahuje prostředky (48, 50, 51, 49) reagující nanáběh zmíněné první časové základny následující za rozhodo-vacím cyklem, aby označily konkrétní jedno ze zmíněných ex-terních zařízení, které má být vlastníkem sběrnice pro příš-tí cyklus.

12. Nástroj podle jednoho z nároků 1 až 11 vyznačenýtím, že obsahuje prostředky pro nucenou výměnu zařízení,které bylo označeno jako dalSí v řadě vlastník sběrnice,přičemž zmíněné prostředky jsou provozuschopné: (a) jestliže v té době aktivní vlastník sběrnice siuchovává vedení sběrnice pro více než jeden přenosový cyklusinicializací blokovací periody (pomocí -Lock signálu) a (b) zařízení s vyšSÍ prioritou vyhrává rozhodování bě-hem zmíněné blokovací periody.

13. Nástroj podle jednoho z nároků 1 až 12 vyznačený " tím, že v něm víceúčelová sběrnice obsahuje adresovou sběr-nici a obousměrnou datovou sběrnici.

14. Nástroj podle jednoho z nároků 1 až 13 vyznačený tím, že v něm víceúčelová sběrnice obsahuje jednosměrnou £ sběrnici pro odesílané adresy a data multiplexovaná v perio- S dách délky poloviny cyklu a datovou sběrnici, která je jed- í nosměrnou příchozí sběrnicí.

15. Nástroj podle jednoho z nároků 1 až 14 vyznačený tím, že v něm víceúčelová sběrnice je jednoduchou obousměi i nou sběrnici pro adresy a data a adresy jsou odesílány pouze í i na začátku dlouhého přenosu a během následujících datových přenosových cyklů budou adresy postupně zvyšovány, dokud ne-bude odeslána nová nesekvenčni adresa. 16

16. Metoda pro optimalizaci Bběrnicového rozhodováníběhem přenoBŮ dat s přímým přístupem do paměti (DMA) přesvíceúčelovou sběrnici mezi pamětí a/nebo množstvím externíchzařízeni, přičemž každé má rozhodovací prioritu, vyznačenátím, že obsahuje následující kroky: poskytnutí alespoň dvou nepřekrývajících se časovýchzákladen na přenosový cyklus a alespoň jednoho přenosovéhocyklu na rozhodovací cyklus, vysílání požadavků na rozhodovací prioritu z každéhoexterního zařízení do rozhodovací sběrnice pouze při náběhuprvní ze zmíněných časových základen, na konci poslední ze zmíněných časových základen určeníkódu priority externího zařízení, které má nejvyšší priori-tu, a označení tohoto zařízení jako externího zařízení, kte-ré se má stát vlastníka sběrnice a vysílání adres a dat mezi označeným vlastníkem sběrnicea pamětí nebo jiným z externích zařízení přes víceúčelovousběrnici během příětrího cyklu potom, co se v té době aktiv-ní vlastník sběrnice zřekne řízení.

17. Metoda podle nároku 16 vyznačená tím, že obsahujekrok dynamického měnění priorit alespoň některých z extei—nich zařízení.

18. Metoda podle nároku 16 nebo 17 vyznačená tím, žeobsahuje, během přenosového kroku, přenos dat v multiplexnímspojitém sekvenčním proudu z různých externích zařízení navíceúčelovou sběrnici.

19. Metoda podle jednoho z nároků 16 až 18 vyznačenátím, že obsahuje krok zřetězeného zpracování zmíněných roz-hodovacích cyklů takovým způsobem, že nedochází k žádnéztrátě adresových nebo datových přenosových cyklů.

20. Metoda podle jednoho z nároků 16 až 19 vyznačená 17 tím, že obBahuje krok umožňující v té době aktivnímu vlast- níku eběrnice zvětšit počet cyklů, během nichž komunikuje s jedním nebo b více externími zařízeními.

21. Metoda podle jednoho z nároků 16 až 20 vyznačenátím, že obsahuje krok odpovídající náběhu zmíněné první ča-soví základny následující za rozhodovacím cyklem, který oz-načuje jedno ze zmíněných externích zařízení, které má býtvlastníkem sběrnice pro příští cyklus.

22. Metoda podle jednoho z nároků 16 až 21 vyznačenátím, že obsahuje krok nucené výměny zařízení, které bylo oz-načeno jako další v řadě vlastník sběrnice: (a) jestliže v té době aktivní vlastník sběrnice siuchovává vedení sběrnice pro více než jeden přenosový cyklusinicializací blokovací periody a (b) zařízení s vyšší prioritou vyhrává rozhodování bě-hem zmíněné blokovací periody.