CS273025B1 - Connection for cyclic control's number-mark-space ratio multichannel output converter - Google Patents

Description

Vynález se týká zapojení vícekanálového výstupního převodníku číslo-střída pro cyklové řízení.

Doposud používaná zapojení jsou charakteristická tím, že obsah paměti převodníku se přepisuje při příchodu přepisovacího signálu, a to znamená, že převodník musí být zároveň správně adresován. Až do dalšího přepisu se obsah paměti neaktualizuje. V těchto případech každý z převodníků, které se vlastně liší jen svou adresou, musí mít svůj samostatný komparátor, paměť, adresový dekodér i ěítaě. To je nákladné jak z hlediska součástkové základny, tak i z pohledu energetické náročnosti provozu.

Uvedené nevýhody odstraňuje zapojení vícekanálového výstupního převodníku číslo-střída pro cyklové řízení podle vynálezu, jehož podstata spočívá v tom, že na výstup indikátoru průchodu síťového napětí nulou je připojen jednak čítač průchodu síťového napětí nulou a jednak start-stop oscilátor. Výstup start-stop oscilátoru je připojen na vstup vybavovaciho čítače a na hodinový vstup posuvného registru, jehož datový výstup je připojen na vstup vyrovnávací paměti. Zápisový vstup vyrovnávací paměti je připojen současně na vstup start-stop oscilátoru a na adresový výstup vybavovacího čítače, přičemž adresový výstup vybavovacího čítače je připojen na vstupní paměť. Datový výstup vstupní paměti je zapojen na komparátor, jehož další datový vstup je připojen na čítač průchodu síťového napětí nulou a datový výstup komparátoru je spojen s datovým vstupem posuvného registru.

Zapojení je navrženo tak, že většina obvodů je pro všechny kanály výstupního převodníku společná. Tím dochází ke snížení materiálových potřeb, nároků na dodávku energie a zvýšeni provozní spolehlivosti. Zapojení také přináší značné snížení nároků na zastavený prostor a velikost plošného spoje.

Na připojeném výkresu je znázorněno blokové schéma zapojení vícekanálového výstupního převodníku číslo-střída pro cyklové řízení.

Na výstup indikátoru 4 průchodu síťového napětí nulou je připojen jednak čítač 3 průchodu síťového napětí nulou a jednak start-stop oscilátor 7, jehož výstup je připojen na vstup vybavovacího čítače 5 a na hodinový vstup posuvného registru 6. Datový výstup posuvného registru 6 je připojen na vstup vyrovnávací paměti 8, jejíž zápisový vstup je připojen současně na vstup start-stop oscilátoru 7 a na adresový výstup vybavovacího čítače 5, přičemž adresový výstup vybavovacího čítače 5 je připojen na vstupní paměť U Datový výstup vstupní paměti JI je zapojen na komparátor 2, jehož další datový vstup je připojen na výstup čítače 3 průchodu síťového napětí nulou a datový výstup komparátoru 2 je spojen s datovým vstupem posuvného registru 6.

Ve vstupní paměti 1 -je uloženo n k-bitových datových slov. Při každém průchodu síťového napětí nulou generuje indikátor 4 průchodu síťového napětí nulou impuls, který inkrementuje čítač 3 průchodu síťového napětí nulou. Tentýž impuls spustí start-stop oscilátor 7, který vyšle sérii n impulsů na vstup vybavovacího čítače 5, který pracuje modulo n, a na hodinový vstup posuvného registru 6. Poslední ze série n impulsů generovaných po každém spouštění start-stop oscilátoru 7 zajišťuje vznik impulsu na výstupu vybavovacího čítače 5, kterým se zablokuje činnost start-stop oscilátoru 7 a současně se přepíše obsah vyrovnávací paměti 8. Datový výstup vybavovacího čítače 5 je spojen s adresovým vstupem vstupní paměti J., takže na výstupu této paměti se postupně objeví n uložených k-bitových slov. Tato k-bitová datová slova jsou v komparátoru 2 porovnávána s okamžitým obsahem čítače 3 průchodu síťového napětí nulou a výsledek tohoto porovnání je ukládán do posuvného registru 6, ve kterém je takto zapsáno n-bitové slovo. Toto n-bitové datové slovo, odpovídající výsledku srovnání okamžitého stavu čítače průchodů síťového napětí nulou 3 a n k-bitových slov uložených ve vstupní paměti J_, se po každém ukončení cyklu čítání vybavovacího čítače 5 přepíše do vyrovnávací paměti 8.

Pro správnou funkci zapojení podle vynálezu je třeba zajistit, aby rychlost start-stop oscilátoru 7 a rychlost čítání vybavovacího čítače 5 byla co nejvyšší, tj. aby čas potřebný k načtení série n impulsů z výstupu start-stop oscilátoru 7 byl pro výbavovací čítač 5 eo nejkratší.

CS 273 025 B1

Vícekanálový k-bitový výstupní převodník číslo-střída nalezne využití při cyklovém řízeni vícekanálových soustav. Typickým příkladem jsou například zonální vypalovací pece, u kterých je nutno příkon každé zóny, může jich být až 8 i více, regulovat samostatně.

Claims (1)

1. Zapojení vícekanálového výstupního převodníku ěíslo-střída pro cyklové řízení, vyznačující se tím, že na výstup indikátoru (4) průchodu sílového napětí nulou je připojen jednak čítač (3) průchodu sílového napětí nulou a jednak start-stop oscilátor (7), jehož výstup je připojen na vstup výbavovacího čítače (5) a na hodinový vstup posuvného registru (6), jehož datový výstup je připojen na vstup vyrovnávací paměti (8), jejíž zápisový vstup je připojen současně na vstup start-stop oscilátoru (7) a.na adresový výstup výbavovacího čítače (5), přičemž adresový výstup výbavovacího čítače (5) je připojen na vstupní paměl (1), jejíž datový výstup je zapojen na komparátor (2), jehož další datový vstup je připojen na výstup čítače (3) průchodu sílového napětí nulou a datový výstup komparátoru (2) je spojen s datovým vstupem posuvného registru (6).