CS262024B1 - Zapojení vícetaktového časovacího obvodu - Google Patents

Abstract

Zapojení vícetaktového časovacího obvodu resí'problém zvýšení přesnosti délek vytvářených časových intervalů odstraněním časové chyby prvního taktu časování, která je vyloučena synchronizací předraženého děliče kmitočtu a jeho vstupního obvodu s okamžikem startu časovacího cyklu. Podstata řešení spočívá v tom, že na nulovací vstup předřazeného děliče kmitočtu a na blokovací vstup jeho vstupního obvodu je za účelem vyloučení systematické chyby v délce prvního taktu časování připojen výstup nulovacího obvodu, jehož první vstup Je spojen se vstupem nulování časovacího obvodu, který je současné vstupem tvarovacího obvodu, jehož druhý vstup Je propojen s výstupem přenosu hlavního čítače, Jehož výatup je připojen na druhý vstup řídicího klopného obvodu. Jehož prvr.í vstup Je spojen s výstupem tvarovacího obvodu, na Jehož vstup Je připojen vstup startovacího signálu, přičemž první výstup řídicího klopného obvodu je spojen 3 druhým vstupem nulovacího obvodu. Uvedené zapojení Je využitelné v případech, kdy je vyžadováno generování přesných časových intervalů, zejména v podmínkách, :dy je kromě časování dlouhých intervalů 'yzadovéno i vytváření intervalů složených jen z několika taktů.

Description

Vynález se týká zapojení vícetaktového časovacího obvodu 3 předřazenými děliči kmitočtu·

Jsou známa zapojení vícetaktových časovačích obvodů skládajících se z hlavního čítače, obvodů ovládací logiky a předřazených děličů kmitočtu, rozšiřujících hranice jejich použitelnosti· Předřazené děliče kmitočtu těchto časovačích obvodů se v jednotlivých případech liší dělicím poměrem nebo tím, že jsou složeqy z několika dílčích děličů. Jejich společným rysem je, že předřazené děliče kmitočtu, případně jejich části, nejsou opatřeny obvody nulování a blokování jejich činnosti.

Nedostatek vícetaktových časovačích obvodů s předřazenými děliči kmitočtu bez obvodů nulování a blokování spočívá ve vzniku systematické chyby v délce prvního taktu časování, která není obecně totožná s délkou časové jednotky dalších taktů časování. Časová jednotka jednoho taktu čítače je odvozena od kmitočtu signálu časevé základny a celkového dělicího poměru předřazeného děliče. Při zahájení časování startovacím impulsem obecně nesouhlasí moment startu časovacího obvodu s počátkem dělicího cyklu předřazeného děliče kmitočtu, v důsledku čehož nesouhlasí délka prvního taktu s délkou ostatních navazujících časových jednotek taktů časování. Vzniklá chyba se přenáší do výsledného času intervalu časování₀ Celková chyba časování bude pak mít maximální hodnotu při časování jednoho taktu, v případě dvou taktů může dosahovat hodnoty 50 % a postupně se zmenšuje s delším nárůstem počtu taktů.

Výše uvedené nedostatky odstraňuje zapojení vícetaktového časovacího obvodu podle vynálezu/tvořeného vstupním obvodem předřazeného děliče, jehož výstupy jsou spojeny se vstupy předřazeného děliče kmitočtu, jehož výstup je připojen na první vstup hlavního čítače.

- 2 282 024

Podstata vynálezu spočívá v tom, že na třetí nulovací vstup předřazeného děliče Kmitočtu, a na druhý blokovací vstup vstupního obvodu předřazeného děliče kmitočtu je připojen výstup nulovacího obvodu, daný výstupem invertoru tohoto obvodu, jehož vstup je propojen s výstupem dvouvstupového logického hradla» První vstup dvouvstupového logického hradla nulovacího obvodu je spojen se vstupem nulování vícetaktového časovacího obvodu, který je současně prvním vstupem druhého tvarovacího obvodu, jehož druhý vstup je propojen s výstupem přenosu hlavního čítače a jehož výstup je propojen na druhý vstup řídicího <i_Opnéh· obvodu, tvořeného vstupem druhého hradla řídicího Klopného obvodu» První vstup řídicího klopného obvodu,tvořený vstupem prvního hradla,je spojen s výstupem prvního tvarovacího obvodu, na jehož vstup je připojen vstup startovacího signálu vícetaKtového časovacího obvodu· První výstup řídicího klopného obvodu,tvořený výstupem prvního hradla, je spojen s druhým vstupem hradla nulovacího obvodu a s druhým ovládacím vstupem hlavního čítače, a dále s prvním výkonovým výstupním obvodem tvořeným prvním invertorem sériově spojeným s prvním výkonovým stupněm, jehož výstup tveří první Komplementární výstup vícetaKtového časovacího obvodu. Druhý výstup řídicího klopného obvodu i tvořený výstupem druhého hradla,je propojen s třetím ovládacím vstupem hlavního čítače a s druhým výKonovým výstupním obvodem tvořeným druhým invertorem a druhým výkonovým stupněm, jehož výstup tvoří druhý Komplementární výstup vícetaktového časovacího obvodu»

Výhody zapojení vícetaktového časovacího obvodu podle vynálezu spočívají v zavedení nulovacího obvodu a obvodu blokování předřazeného děliče Kmitočtu a jeho vstupního obvodu, Který je propojen s výstupem řídicího Klopného etvodu, čímž je odstraněn nedostatek dosavadních řešení vícetaktových časovačů s předřazenými děliči Kmitočtu bez obvodů nulování 8 bloKOvéní. Uvedené zapojení zabezpečuje synchronizaci činnosti předřazeného děliče Kmitočtu a jeho vstupního obvodu s OKamžikem startu časovacího cyKlu a tím i dodržení podmínky časové totožnosti všech taktů časovaného intervalu.

- 3 262 024

Zapojení časovacího obvodu podle vynálezu bude následovně blíže popsáno v příkladovém provedení pomocí připojených výkresu, kde:

obr. 1 znázorňuje celkovou podstatu uvedeného zapojení, a obr. 2 znázorňuje průběhy signálů časovacího obvodu při jeho funkci* Zapojení časovacího obvodu podle vynálezu, znázorněného na obr* 1, je tvořeno vstupním obvodem 1 předřazeného děliče kmitočtu, jehož výstupy jsou spojeny se vstupy předřazeného děliče 2 Kmitočtu, jehož výstup je připojen na první vstup hlavního čítače 3.

Na třetí nulovací vstup předřazeného děliče 2 Kmitočtu a na druhý blokovací vstup vstupního obvodu 1 předřazeného děliče 2 kmitočtu je za účelem vyloučení systematické chyby v délce prvního taktu časování a tím i zvýěení přesnosti celKové délxy generovaného časového intervalu připojen výstup nulovacího obvodu £, daný výstupem invertoru 92 tohoto obvodu, jehož výstup je propojen s výstupem dvouvstupového logicKého hradla 91» První vstup dvouvatupovéno logicKého hradla 91 nulovacího obvodu £ je spojen se vstupem R nulování časovacího obvodu, který je současně prvním vstupem druhého tvarovaciho obvodu £, jehož druhý vstup je propojen s výstupem přenosu hlavního čítače £, a jehož výstup je připojen na druhý vstup řídicího klopného obvodu £, tvořeného vstupem druhého hradla 62 řídicího klopného obvodu 6* účelem tohoto uspořádání je dosažení změn komplementárních stavů výstupů Cl, C2 časování při zakončení Časovacího cy-Klu. První vstup řídicího klopného obvodu 6,tvořený vstupem prvního hradla,je spojen s výstupem prvního tvarovaciho obvodu 4, na jehož vstup je připojen vstup ST startovacího signálu Časovacího obvodu za účelem dosažení změny stavů komplementárních výstupů Cl, C2 časování při zahájení časovacího cyklu* První výstup řídicího klopného obvodu 6, tvořený výstupem prvního hradla 61,je pro dosažení řízení chodu a synchronizace předřazeného děliče 2 kmitočtu a jeho vstupního obvodu 1 se startovacím impulsem spojen a druhým vstupem hradla 91 nulovacího obvodu £ a s druhým ovládacím vstupem hlavního čítače £, a dále s prvním výkonovým výstupním obvodem tvořeným prvním invertorem 71, sériově spojeným s prvním výkonovým stupněm 81. jehož výstup tvoři první komplementární výstup Cl časovacího

282 024 obvodu, přičemž druhý výstup řídicího klopného obvodu 6»tvořený výstupem druhého hradla 62 ,je propojen s třetím ovládacím vstupem hlavního čítače a s druhým výkonovým výstupním obvodem tvořeným druhým invertorem 72 a druhým výkonovým stupněm 82, jehož výstup tvoří druhý komplementární výstup C2 časovacího obvodu, kteréžto uspořádání slouží k řízení hlavního čítače během časování a k převedení výstupních stavů řídicího klopného obvodu 6 na vnější Komplementární časovači výstupy Cl, C2.

Ve výchozím stavu časovacíno obvodu, který je na obr. 2 v_jmezen časovým rozsahem od až do Jtg» J^e tento obvod nulován vstupním signálem N « 0 nulování časovacího obvodu, přiváděným na vstup R nulováni časovacího obvodu· Druhý vstupní signál A řídícího klopného obvodu 6,zpracovaný za tohoto stavu druhým tvarovacím obvodem j>₍má hodnotu A. « 0. Signálůmjčasování X, X, daným výstupy řídícího klopného obvodu 6 typu RS ,jeou přiřazeny hodnoty X = 0 a X · 1, Na výstupu hradle 91 nulovacího obvodu 2 bude vnitřnímu signálu R£ pro nulování předřazeného děliče 2 kmitočtu a blokování vstupního obvodu 1 přiřazena hodnota RQ · 1, a na výstupu invertoru ^2 bude hodnota negovaného signálu « 0«, V tomto stavu je předřazený dělič 2.kmitočtu nulován a výstupy všech jeho buněk jsou ve stavu logické nuly a současně je blokován jeho vstupní obvod 1. Stev časovacího obvodu se nezmění ani v okamžiku t^, kdy je zakončeno nulování vstupním signálem N nulování časovače změnou N I. V tomto okamžiku dojde pouze k změně stavu druhého vstupního signálu A řídícího klopného obvodu _6 z výstupu druhého tvarovacího obvodu *terý reaguje na změnu N = 1 změnou A « X· Tato změna nemůže ovlivnit uvedený stav výstupů řídicího klopného obvodu 6„ Prostřednictvím invertorů 71 β 72 a výkonových stupňů 81 a 82 jscu hodnoty časovačích signálů X « 0 a X~« 1 udržovány po celou dobu t až ^na prvním komplementárním výstupu Cl a druhém komplementárním výstupu C2 časovacího obvodu· časovači obvod je odstartován v čase sestupnou popř. náběžnou hranou startovacího signálu S, přivedeného na vstup ST startovacího signálu, a tím i na vstup prvního tvarovacího obvodu kterým je vytvořen úzký impuls prvního vstupního signálu

- 5 262 024

G · 0 řídicího vstupního obvodu 6, jenž převede výstupní proměnné řídicího klopného obvodu 6 na hodnoty X · 1 a X = 0, čímž je započat časovači cyklus. Tato změna se projeví i na komplementárních výstupech Cl a C2 časovacího obvodu· Současně vznikne na výstupu nulovacího obvodu £ signál 55 = 1, který odblokuje vstupní obvod 1 předřazeného děliče 2 kmitočtu, a uvede jej do aktivního režimu· Předřazený dělič 2 začne zpracovávat signál V z externí časové základny, Který je přiváděn z vnějšího zdroje na vstup VST vstupního obvodu 1. Po zakončení časování v okamžiku £3, který je dán rozsahem čítání hlavního čítače £,se objeví na výstupu přenosu hlavního čítače £ signál Z « 1, který se převede ve druhém tvarovacím obvodu £ na úzký nulový impuls druhého vstupního signálu A » 0 řídicího klopného obvodu 6 a následujícími změnami výstupních stavů tohoto obvodu X = 0 a 7 · 1 zakončující časovači cyklus v trvání t,j · J^ehož průběh je znázorněn na obr. 2. Změny časovačích signálů se přenesou na oba komplementární výstupy Cl a C2. Signál X * 0 znovu převede výstupní proměnnou nulovacího obvodu £ do stavu TÍQ » 0 , s novým zablokováním vstupního obvodu 3. předřazeného děliče 2 kmitočtu a vynulováním děliče 2 kmitočtu, čímž je časovači obvod připraven x zahájení časovacího cyklu.

Zapojení vícetaktového časovacího obvodu podle vynálezu je využitelné ve všech případech, kdy je vyžadováno generování přesných časových intervalů, zejména v podmínkách, kdy je kromě časování dlouhých intervalů vyžadováno i vytváření intervalů složených jen z několika taktů, obvzláště v případech jeho integrovaného provedení.

Claims (1)

1. Zapojení vícetaktového časovacího obvodu/tvořeného vstupním obvodem předřazeného děliče, jehož výstupy jsou spojeny se vstupy předřazeného děliče kmitočtu, jehož výstup je připojen na první vstup hlavního čítače, vyznačené tím, že na třetí nulovací vstup předřazeného děliče (2) kmitočtu, a na druhý blokovací vstup vstupního obvodu (1) předřazeného děliče (2) kmitočtu je připojen výstup nulovacího obvodu (9) daný výstupem invertoru (92) tohoto obvodu, jehož vstup je propojen s výstupem dvouvstupového logického hradla (91), jehož první vstup je spojen se vstupem (R) nulování vícetaktového časovacího obvodu, Který je současně prvním vstupem tvarovacího obvodu (5), jehož druhý vstup je propojen s výstupem přenosu hlavního čítače (3), a jehož výstup je propojen na druhý vstup řídícího klopného obvodu (6), tvořeného vstupem druhého hradla (62) řídícího klopného obvodu (6), jehož první vstup/ tvořený vstupem prvního hradla (61)/je spojen s výstupem prvního tvarovacího obvodu (4), na jehož vstup je připojen vstup (ST) startovacího signálu vícetaktového časovacíno obvodu, přičemž první výstup řídicího klopného obvodu (6)/ tvořený výstupem hradla (61)/je spojen s druhým vstupem hradla (91) nulovacího obvodu (9) a s druhým ovládacím vstupem hlavního čítače (3), a dále s prvním výkonovým výstupním obvodem tvořeným prvním invertorem (71) sériově spojeným s prvním výkonovým stupněm (81), jehož výstup tvoří první komplementární výstup (Cl) vícetaktového časovacího obvodu, . přičemž druhý výstup řídícího klopného obvodu (6)/tvořený výstupem druhého hradla (62), je propojen s třetím ovládacím vstupem hlavního čítače (3) a druhým výkonovým výstupním obvodem tvořeným druhým invertorem (72), a druhým výkonovým stupněm (82), jehož výstup tvoří druhý komplementární výstup (C2) vícetaktového časovacího obvodu.