CS262024B1

CS262024B1 - Multiswitch Timing Circuit Wiring

Info

Publication number: CS262024B1
Application number: CS873856A
Authority: CS
Inventors: Bohuslav Ing Csc Sklenar; Miroslav Ing Kramolis
Original assignee: Bohuslav Ing Csc Sklenar; Miroslav Ing Kramolis
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1989-02-10
Also published as: CS385687A1

Abstract

Zapojení vícetaktového časovacího obvodu resí'problém zvýšení přesnosti délek vytvářených časových intervalů odstraněním časové chyby prvního taktu časování, která je vyloučena synchronizací předraženého děliče kmitočtu a jeho vstupního obvodu s okamžikem startu časovacího cyklu. Podstata řešení spočívá v tom, že na nulovací vstup předřazeného děliče kmitočtu a na blokovací vstup jeho vstupního obvodu je za účelem vyloučení systematické chyby v délce prvního taktu časování připojen výstup nulovacího obvodu, jehož první vstup Je spojen se vstupem nulování časovacího obvodu, který je současné vstupem tvarovacího obvodu, jehož druhý vstup Je propojen s výstupem přenosu hlavního čítače, Jehož výatup je připojen na druhý vstup řídicího klopného obvodu. Jehož prvr.í vstup Je spojen s výstupem tvarovacího obvodu, na Jehož vstup Je připojen vstup startovacího signálu, přičemž první výstup řídicího klopného obvodu je spojen 3 druhým vstupem nulovacího obvodu. Uvedené zapojení Je využitelné v případech, kdy je vyžadováno generování přesných časových intervalů, zejména v podmínkách, :dy je kromě časování dlouhých intervalů 'yzadovéno i vytváření intervalů složených jen z několika taktů.The connection of a multi-cycle timing circuit solves the problem of increasing the accuracy of the lengths of the created time intervals by eliminating the time error of the first timing cycle, which is eliminated by synchronizing the pre-ordered frequency divider and its input circuit with the moment of the start of the timing cycle. The essence of the solution lies in the fact that, in order to eliminate a systematic error in the length of the first timing cycle, the output of the reset circuit is connected to the reset input of the pre-ordered frequency divider and to the blocking input of its input circuit, the first input of which is connected to the reset input of the timing circuit, which is simultaneously the input of the shaping circuit, the second input of which is connected to the transfer output of the main counter, the output of which is connected to the second input of the control flip-flop circuit. The first input of which is connected to the output of the shaping circuit, to whose input the input of the start signal is connected, while the first output of the control flip-flop circuit is connected to the second input of the reset circuit. The above connection is useful in cases where the generation of precise time intervals is required, especially in conditions where, in addition to timing long intervals, the creation of intervals consisting of only a few beats is also required.

Description

Vynález se týká zapojení vícetaktového časovacího obvodu 3 předřazenými děliči kmitočtu·The invention relates to the connection of a multi-stroke timing circuit 3 by upstream frequency dividers.

Jsou známa zapojení vícetaktových časovačích obvodů skládajících se z hlavního čítače, obvodů ovládací logiky a předřazených děličů kmitočtu, rozšiřujících hranice jejich použitelnosti· Předřazené děliče kmitočtu těchto časovačích obvodů se v jednotlivých případech liší dělicím poměrem nebo tím, že jsou složeqy z několika dílčích děličů. Jejich společným rysem je, že předřazené děliče kmitočtu, případně jejich části, nejsou opatřeny obvody nulování a blokování jejich činnosti.Multiple-stroke timing circuits are known, consisting of a main counter, control logic circuits, and upstream frequency dividers, extending the limits of their applicability. The upstream frequency dividers of these timing circuits vary in each case by dividing ratio or by having multiple sub-dividers. Their common feature is that the upstream frequency dividers, or parts thereof, are not provided with zeroing and blocking circuits.

Nedostatek vícetaktových časovačích obvodů s předřazenými děliči kmitočtu bez obvodů nulování a blokování spočívá ve vzniku systematické chyby v délce prvního taktu časování, která není obecně totožná s délkou časové jednotky dalších taktů časování. Časová jednotka jednoho taktu čítače je odvozena od kmitočtu signálu časevé základny a celkového dělicího poměru předřazeného děliče. Při zahájení časování startovacím impulsem obecně nesouhlasí moment startu časovacího obvodu s počátkem dělicího cyklu předřazeného děliče kmitočtu, v důsledku čehož nesouhlasí délka prvního taktu s délkou ostatních navazujících časových jednotek taktů časování. Vzniklá chyba se přenáší do výsledného času intervalu časování₀Celková chyba časování bude pak mít maximální hodnotu při časování jednoho taktu, v případě dvou taktů může dosahovat hodnoty 50 % a postupně se zmenšuje s delším nárůstem počtu taktů.The lack of multi-stroke timing circuits with upstream frequency dividers without zeroing and blocking circuits results in a systematic error in the length of the first timing clock, which is generally not identical to the length of the timing unit of the other timing clocks. The time unit of one counter measure is derived from the frequency of the time base signal and the total division ratio of the upstream divider. When starting timing with the start pulse, the timing circuit start time generally does not match the start of the splitting cycle of the upstream frequency divider, as a result of which the length of the first clock does not match the length of the other successive timing clock units. The resulting error is transmitted to the resulting time of the timing interval ₀ The total timing error will then have a maximum value in the timing of one measure, in the case of two bars it can reach 50% and gradually decreases with a longer increase in the number of bars.

Výše uvedené nedostatky odstraňuje zapojení vícetaktového časovacího obvodu podle vynálezu/tvořeného vstupním obvodem předřazeného děliče, jehož výstupy jsou spojeny se vstupy předřazeného děliče kmitočtu, jehož výstup je připojen na první vstup hlavního čítače.The above drawbacks eliminate the wiring of the multi-stroke timing circuit according to the invention / formed by the input circuit of the upstream divider, the outputs of which are connected to the inputs of the upstream frequency divider, the output of which is connected to the first input of the main counter.

- 2 282 024- 2 282 024

Podstata vynálezu spočívá v tom, že na třetí nulovací vstup předřazeného děliče Kmitočtu, a na druhý blokovací vstup vstupního obvodu předřazeného děliče kmitočtu je připojen výstup nulovacího obvodu, daný výstupem invertoru tohoto obvodu, jehož vstup je propojen s výstupem dvouvstupového logického hradla» První vstup dvouvstupového logického hradla nulovacího obvodu je spojen se vstupem nulování vícetaktového časovacího obvodu, který je současně prvním vstupem druhého tvarovacího obvodu, jehož druhý vstup je propojen s výstupem přenosu hlavního čítače a jehož výstup je propojen na druhý vstup řídicího <i_Opnéh· obvodu, tvořeného vstupem druhého hradla řídicího Klopného obvodu» První vstup řídicího klopného obvodu,tvořený vstupem prvního hradla,je spojen s výstupem prvního tvarovacího obvodu, na jehož vstup je připojen vstup startovacího signálu vícetaKtového časovacího obvodu· První výstup řídicího klopného obvodu,tvořený výstupem prvního hradla, je spojen s druhým vstupem hradla nulovacího obvodu a s druhým ovládacím vstupem hlavního čítače, a dále s prvním výkonovým výstupním obvodem tvořeným prvním invertorem sériově spojeným s prvním výkonovým stupněm, jehož výstup tveří první Komplementární výstup vícetaKtového časovacího obvodu. Druhý výstup řídicího klopného obvodu i tvořený výstupem druhého hradla,je propojen s třetím ovládacím vstupem hlavního čítače a s druhým výKonovým výstupním obvodem tvořeným druhým invertorem a druhým výkonovým stupněm, jehož výstup tvoří druhý Komplementární výstup vícetaktového časovacího obvodu»SUMMARY OF THE INVENTION The third resetting input of the frequency divider and the second blocking input of the input circuit of the upstream frequency divider are connected to the output of the reset circuit given by the inverter output of this circuit whose input is coupled to the output of the two-input logic gate. logic gate reset circuit is connected to the reset input vícetaktového timing circuit, which is also a first input of the second shaping circuit whose second input is connected to the transmission output of the main counter and whose output is connected to a second input of the control <i _O pnéh · circuit formed inlet second flip-flop control gate »The first flip-flop control input, consisting of the first gate input, is coupled to the output of the first forming circuit to which the start signal of the multi-clock timing circuit is connected · First output a control flip-flop formed by a first gate output is coupled to a second zero-gate gate input and a second master counter control input, and a first power output circuit comprising a first inverter in series connected to a first power stage whose output is a first complementary multi-clock timing circuit . The second output of the control flip-flop, consisting of the output of the second gate, is connected to the third control input of the main counter and to the second power output circuit of the second inverter and the second power stage.

Výhody zapojení vícetaktového časovacího obvodu podle vynálezu spočívají v zavedení nulovacího obvodu a obvodu blokování předřazeného děliče Kmitočtu a jeho vstupního obvodu, Který je propojen s výstupem řídicího Klopného etvodu, čímž je odstraněn nedostatek dosavadních řešení vícetaktových časovačů s předřazenými děliči Kmitočtu bez obvodů nulování 8 bloKOvéní. Uvedené zapojení zabezpečuje synchronizaci činnosti předřazeného děliče Kmitočtu a jeho vstupního obvodu s OKamžikem startu časovacího cyKlu a tím i dodržení podmínky časové totožnosti všech taktů časovaného intervalu.Advantages of wiring the multi-stroke timing circuit according to the invention are the introduction of the reset circuit and the blocking circuit of the upstream frequency divider and its input circuit, which is connected to the output of the control flip-flop. The mentioned connection ensures synchronization of the operation of the frequency divider and its input circuit with the moment of the start of the timing cycle and thus keeping the condition of the time identity of all clocks of the timed interval.

- 3 262 024- 3,262,024

Zapojení časovacího obvodu podle vynálezu bude následovně blíže popsáno v příkladovém provedení pomocí připojených výkresu, kde:The wiring circuit according to the invention will be described in more detail in the following with reference to the accompanying drawings, in which:

obr. 1 znázorňuje celkovou podstatu uvedeného zapojení, a obr. 2 znázorňuje průběhy signálů časovacího obvodu při jeho funkci* Zapojení časovacího obvodu podle vynálezu, znázorněného na obr* 1, je tvořeno vstupním obvodem 1 předřazeného děliče kmitočtu, jehož výstupy jsou spojeny se vstupy předřazeného děliče 2 Kmitočtu, jehož výstup je připojen na první vstup hlavního čítače 3.Fig. 1 shows the overall nature of the circuit, and Fig. 2 shows the waveforms of the timing circuit signals in its operation. The wiring of the timing circuit according to the invention shown in Fig. 1 consists of the input circuit 1 of the upstream frequency divider. Frequency divider, the output of which is connected to the first input of the main counter 3.

Na třetí nulovací vstup předřazeného děliče 2 Kmitočtu a na druhý blokovací vstup vstupního obvodu 1 předřazeného děliče 2 kmitočtu je za účelem vyloučení systematické chyby v délce prvního taktu časování a tím i zvýěení přesnosti celKové délxy generovaného časového intervalu připojen výstup nulovacího obvodu £, daný výstupem invertoru 92 tohoto obvodu, jehož výstup je propojen s výstupem dvouvstupového logicKého hradla 91» První vstup dvouvatupovéno logicKého hradla 91 nulovacího obvodu £ je spojen se vstupem R nulování časovacího obvodu, který je současně prvním vstupem druhého tvarovaciho obvodu £, jehož druhý vstup je propojen s výstupem přenosu hlavního čítače £, a jehož výstup je připojen na druhý vstup řídicího klopného obvodu £, tvořeného vstupem druhého hradla 62 řídicího klopného obvodu 6* účelem tohoto uspořádání je dosažení změn komplementárních stavů výstupů Cl, C2 časování při zakončení Časovacího cy-Klu. První vstup řídicího klopného obvodu 6,tvořený vstupem prvního hradla,je spojen s výstupem prvního tvarovaciho obvodu 4, na jehož vstup je připojen vstup ST startovacího signálu Časovacího obvodu za účelem dosažení změny stavů komplementárních výstupů Cl, C2 časování při zahájení časovacího cyklu* První výstup řídicího klopného obvodu 6, tvořený výstupem prvního hradla 61,je pro dosažení řízení chodu a synchronizace předřazeného děliče 2 kmitočtu a jeho vstupního obvodu 1 se startovacím impulsem spojen a druhým vstupem hradla 91 nulovacího obvodu £ a s druhým ovládacím vstupem hlavního čítače £, a dále s prvním výkonovým výstupním obvodem tvořeným prvním invertorem 71, sériově spojeným s prvním výkonovým stupněm 81. jehož výstup tvoři první komplementární výstup Cl časovacíhoIn order to avoid a systematic error in the length of the first timing clock and thus to increase the accuracy of the total length of the generated time interval, the output of the reset circuit 6, given by the inverter output, is connected to the third reset input of the frequency divider 2 and to the second blocking input of the input circuit. 92 of this circuit, the output of which is connected to the output of the two-input logic gate 91. The first input of the two-stage logic gate 91 of the reset circuit 8 is connected to the reset timer input R, which is simultaneously the first input of the second forming circuit. and the output of which is connected to the second input of the control flip-flop 6 formed by the input of the second gate 62 of the control flip-flop 6, the purpose of this arrangement is to achieve changes in the complementary states of the outputs C1, C2 Ending of the Timing Cy-Klu. The first input of the control flip-flop 6, constituted by the first gate input, is coupled to the output of the first forming circuit 4, to which the input ST of the timing circuit start signal is connected to change the states of complementary outputs C1, C2 the control flip-flop 6 formed by the output of the first gate 61 is coupled to the start pulse and the second gate input 91 of the reset circuit 6 and the second control input of the main counter 6 to achieve operation and synchronization of the upstream frequency divider 2 and its input circuit 1; a first power output circuit formed by a first inverter 71 serially coupled to a first power stage 81, the output of which is a first complementary timing output C1

282 024 obvodu, přičemž druhý výstup řídicího klopného obvodu 6»tvořený výstupem druhého hradla 62 ,je propojen s třetím ovládacím vstupem hlavního čítače a s druhým výkonovým výstupním obvodem tvořeným druhým invertorem 72 a druhým výkonovým stupněm 82, jehož výstup tvoří druhý komplementární výstup C2 časovacího obvodu, kteréžto uspořádání slouží k řízení hlavního čítače během časování a k převedení výstupních stavů řídicího klopného obvodu 6 na vnější Komplementární časovači výstupy Cl, C2.282 024, wherein the second output of the control flip-flop 6 formed by the output of the second gate 62 is coupled to a third control input of the main counter and a second power output circuit consisting of the second inverter 72 and the second power stage 82. which arrangement serves to control the main counter during timing and to convert the output states of the control flip-flop 6 to external complementary timing outputs C1, C2.

Ve výchozím stavu časovacíno obvodu, který je na obr. 2 v_jmezenčasovým rozsahem od až do Jtg» J^e tento obvod nulován vstupním signálem N « 0 nulování časovacího obvodu, přiváděným na vstup R nulováni časovacího obvodu· Druhý vstupní signál A řídícího klopného obvodu 6,zpracovaný za tohoto stavu druhým tvarovacím obvodem j>₍má hodnotu A. « 0. Signálůmjčasování X, X, daným výstupy řídícího klopného obvodu 6 typu RS ,jeou přiřazeny hodnoty X = 0 a X · 1, Na výstupu hradle 91 nulovacího obvodu 2 bude vnitřnímu signálu R£ pro nulování předřazeného děliče 2 kmitočtu a blokování vstupního obvodu 1 přiřazena hodnota RQ · 1, a na výstupu invertoru ^2 bude hodnota negovaného signálu « 0«, V tomto stavu je předřazený dělič 2.kmitočtu nulován a výstupy všech jeho buněk jsou ve stavu logické nuly a současně je blokován jeho vstupní obvod 1. Stev časovacího obvodu se nezmění ani v okamžiku t^, kdy je zakončeno nulování vstupním signálem N nulování časovače změnou N I. V tomto okamžiku dojde pouze k změně stavu druhého vstupního signálu A řídícího klopného obvodu _6 z výstupu druhého tvarovacího obvodu *terý reaguje na změnu N = 1 změnou A « X· Tato změna nemůže ovlivnit uvedený stav výstupů řídicího klopného obvodu 6„ Prostřednictvím invertorů 71 β 72 a výkonových stupňů 81 a 82 jscu hodnoty časovačích signálů X « 0 a X~« 1 udržovány po celou dobu t až ^na prvním komplementárním výstupu Cl a druhém komplementárním výstupu C2 časovacího obvodu· časovači obvod je odstartován v čase sestupnou popř. náběžnou hranou startovacího signálu S, přivedeného na vstup ST startovacího signálu, a tím i na vstup prvního tvarovacího obvodu kterým je vytvořen úzký impuls prvního vstupního signáluBy default časovacíno circuit, which is shown in FIG. 2 in _jmezen time range of up to JTG »J ^E This circuit is reset by the input signal N« 0 resetting the timing circuit, supplied to the input R Reset timer circuit • the second input signal and a control flip-flop 6, processed in this state by the second forming circuit j> ₍ having the value A. «0. The timing signals X, X given by the outputs of the control flip-flop 6 of the RS type are assigned the values X = 0 and X · 1. 2, the internal signal R0 for resetting the frequency divider 2 and blocking the input circuit 1 is assigned the value RQ · 1, and at the output of the inverter ^ 2 the value of the negated signal «0« is reset. its cells are in logic zero state and at the same time its input circuit 1 is blocked. is reset by the input signal N resetting the timer by changing N I. At this point, only the state of the second input signal A of the control flip-flop 6 from the output of the second shaping circuit * changes. by means of inverters 71 β 72 and power stages 81 and 82 are the values of the timing signals X 0 0 and X «1 1 maintained throughout t until ^the first complementary output C1 and the second complementary output C2 of the timing circuit · the timer circuit is started at the time of descending or descending time. the leading edge of the start signal S, applied to the input ST of the start signal, and hence to the input of the first shaping circuit by which a narrow pulse of the first input signal is generated

- 5 262 024- 5 262 024

G · 0 řídicího vstupního obvodu 6, jenž převede výstupní proměnné řídicího klopného obvodu 6 na hodnoty X · 1 a X = 0, čímž je započat časovači cyklus. Tato změna se projeví i na komplementárních výstupech Cl a C2 časovacího obvodu· Současně vznikne na výstupu nulovacího obvodu £ signál 55 = 1, který odblokuje vstupní obvod 1 předřazeného děliče 2 kmitočtu, a uvede jej do aktivního režimu· Předřazený dělič 2 začne zpracovávat signál V z externí časové základny, Který je přiváděn z vnějšího zdroje na vstup VST vstupního obvodu 1. Po zakončení časování v okamžiku £3, který je dán rozsahem čítání hlavního čítače £,se objeví na výstupu přenosu hlavního čítače £ signál Z « 1, který se převede ve druhém tvarovacím obvodu £ na úzký nulový impuls druhého vstupního signálu A » 0 řídicího klopného obvodu 6 a následujícími změnami výstupních stavů tohoto obvodu X = 0 a 7 · 1 zakončující časovači cyklus v trvání t,j · J^ehož průběh je znázorněn na obr. 2. Změny časovačích signálů se přenesou na oba komplementární výstupy Cl a C2. Signál X * 0 znovu převede výstupní proměnnou nulovacího obvodu £ do stavu TÍQ » 0 , s novým zablokováním vstupního obvodu 3. předřazeného děliče 2 kmitočtu a vynulováním děliče 2 kmitočtu, čímž je časovači obvod připraven x zahájení časovacího cyklu.G · 0 of the control input circuit 6, which converts the output variables of the control flip-flop 6 to values X · 1 and X = 0, thereby initiating a timing cycle. This change also affects the complementary outputs C1 and C2 of the timing circuit. At the same time, the output of the reset circuit 8 produces a signal 55 = 1, which unlocks the input circuit 1 of the frequency divider 2 and puts it into active mode. from an external time base that is fed from an external source to the input of the input circuit of the input circuit 1. After the timing is terminated at time £3, which is given by the counting range of the main counter signál, converts in a second shaping circuit £ a narrow zero pulse of the second input signal »0 control flip-flop 6, and the following changes of the output states of the circuit X = 0 and 7 · 1 terminating timing cycle duration of t, J · J ^ehož waveform is shown in Figure 2. Timing signal changes are transmitted to both complementary outputs C1 and C2 . The signal X * 0 again converts the output variable of the reset circuit 6 to a state TI 0, by re-locking the input circuit 3 of the upstream frequency divider 2 and resetting the frequency divider 2, whereby the timing circuit is ready to start the timing cycle.

Zapojení vícetaktového časovacího obvodu podle vynálezu je využitelné ve všech případech, kdy je vyžadováno generování přesných časových intervalů, zejména v podmínkách, kdy je kromě časování dlouhých intervalů vyžadováno i vytváření intervalů složených jen z několika taktů, obvzláště v případech jeho integrovaného provedení.The multi-stroke timing circuit according to the invention can be used in all cases where it is required to generate precise time intervals, especially in conditions where, apart from long interval timing, it is required to create intervals composed of only a few beats, especially in cases of its integrated design.

Claims

Connection of a multi-stroke timing circuit consisting of a pre-splitter input circuit, the outputs of which are connected to the inputs of a pre-frequency divider, the output of which is connected to a first input of the main counter, input of input circuit (1) of upstream frequency divider (2) is connected output of reset circuit (9) given by output of inverter (92) of this circuit, whose input is connected to output of two-input logic gate (91), whose first input is connected to input ( R) resetting the multi-stroke timing circuit, which is simultaneously the first input of the forming circuit (5), the second input of which is connected to the transmission output of the main counter (3), and whose output is connected to the second input of the control flip-flop a gate (62) of a control flip-flop (6) whose first input / tv connected to the output of the first forming circuit (4) to which the input (ST) of the start signal of the multi-stroke timing circuit is connected, the first output of the control flip-flop (6) / formed by the output of the gate (61) / is connected to a second gate input (91) of the reset circuit (9) and a second control input of the main counter (3), and a first power output circuit formed by a first inverter (71) serially connected to a first power stage (81) whose output forms the first complementary output (C1) of the multistate timing circuit,. wherein the second output of the control flip-flop (6) / formed by the output of the second gate (62) is coupled to a third control input of the main counter (3) and a second power output circuit formed by the second inverter (72) and a second power stage (82) the output forms a second complementary output (C2) of the multi-stroke timing circuit.