CS251049B1

CS251049B1 - Zapojeni inteligentního terminálu s grafikou

Info

Publication number: CS251049B1
Application number: CS851285A
Authority: CS
Inventors: Jaroslav Bures
Original assignee: Jaroslav Bures
Priority date: 1985-11-26
Filing date: 1985-11-26
Publication date: 1987-06-11

Abstract

Cílem řešeni Je dosáhnout toho, že bez použiti speciálních řídicích obvodů e a minimálním počtem prvků lze zpracovávat a zobrazovat jak abecadng-čielicové, tak i grafické informace, přičemž je dosaženo velké rychlosti kritických operaci, jako jsou rotace obsahu obrazovky, generace znaků, generace vektorů a přenosy obrazu. Uvedeného cíle se dosáhne zapojením s proceecrem. panšti, řadičem zobrazeni, vychylovacimi obvody, obrazovkou, registrem počáteční adresy, čítačem adres a multiplexorem adres, flešeni lze použit u inteligentních terminálů s grafikou, případně u stolních počítačů.

Description

Vynález se týká zapojení inteligentního terminálu s grafikou.

Dosud známé zapojení inteligentních terminálů s grafikou po užívají pro řízení grafických operací nákladných řídicích obvodů velké integrace nebo zvláštních grafických procesorů, které jsou připojovány k centrálnímu procesoru inteligentních terminálů. Exiatují též zapojení, která využívají pro zpracování grafické in formace operační paměl centrálního procesoru. Tato zapojení však nevyhovují pro většinu aplikací z důvodů malé rychlosti nebo z toho důvodu, že mají oddělené obvody pro zobrazování abecedněčíalicových a grafických informací, což vede ke složitosti a vel kému rozsahu.

Uvedené nevýhody odstraňuje zapojení inteligentního terminálu s grafikou podle vynálezu, jehož podstatou je, že přepínací výstup procesoru je připojen na přepínací vstup paměti, jeho synchronizační výstup na synchronizační vstup paměti a jeho nastavovací výstup na nastavovací vstup paměti, startovací výstup procesoru je připojen na startovací vstup paměti, jeho první řídicí výstup na řídicí vstup paměti a jeho druhý řídicí výstup na řídicí vstup řadiče zobrazení, skupina adresových výstupů pro cesoru je připojena na skupinu adresových vstupů paměti a na druhou skupinu adresových vstupů multiplexoru adresy, první skupina datových výstupů procesoru je připojena na skupinu datových vstupů paměti, kdežto jeho druhá skupina datových výstupů je připojena na skupinu datových vstupů registru počáteční adresy a na druhou skupinu datových vstupů řadiče zobrazení, skupina adresových výstupů registru počáteční adresy je připojena na skupinu adresových vstupů čítače adres, jehož skupina adresových výstupů je připojena na první skupinu adresových vstupů multiplexoru adresy, skupina adresových výstupů multiplexoru adresy je připojena na první skupinu adresových vstupů paměti, jejíž

251 049 druhé skupina datových výstupů je připojena na skupinu datových vstupů procesoru a jejíž první skupina datových výstupů je připojena na prvni skupinu datových vstupů řadiče zobrazení, stavový výstup paměti je připojen na první stavový vstup procesoru, první řídicí výstup řadiče zobrazení je připojen na řídicí vstup čítače adres, jeho čítači výstup na čítači vstup čítače adres a jeho druhý řídicí výstup na řídicí vstup registru počáteční adre· sy, první stavový výstup řadiče zobrazení je připojen na druhý stavový vstup procesoru, jeho modulační výstup je připojen na modulační vstup obrazovky a jeho horizontální synchronizační výstup je připojen na horizontální synchronizační vstup vychylovacích obvodů, vertikální synchronizační výstup řadiče zobrazení je připojen na vertikální synchronizační vstup vychylovacích obvodů, jeho druhý stavový výstup je připojen na druhý stavový vstup paměti a na druhý stavový vstup multiplexoru adresy, kdežto jeho třetí stavový výstup řadiče zobrazení je připojen na první stavový vstup paměti a na první stavový vstup multiplexoru adresy, první vybavovací výstup řadiče zobrazení je připojen na první vybavovací vstup paměti, jeho druhý vybavovací výstup na druhý vybavovací vstup paměti a jeho třetí vybavovací výstup na třetí vybavovací vstup paměti, vertikální vychylovací výstup vychylovacích obvodů je připojen na vertikální vychylovací vstup obrazovky, -kdežto jejich horizontální vychylovací výstup je připojen na horizontální vychylovací vstup obrazovky.

Výhodou zapojení inteligentního terminálu s grafikou podle vynálezu je, že se dosáhne toho, že bez použití speciálních řídicích obvodů a s minimálním počtem prvků lze zpracovávat a zobrazovat jak abecedně-číslicové, tak i grafické informace, přičemž je dosaženo velká rychlosti kritických operací, jako jsou rotace obsahu obrazovky, generace znaků, generace vektorů a přenosy obrazu.

Příklad zapojení inteligenentího terminálu s grafikou podle vynálezu je znázorněn na připojených výkresech ArJo a fo v blokovém schématu.

Přepínací výstup 018 procesoru 1 pro signál BASE je připojen na přepínací vstup 593 paměti £, jeho synchronizační výstup 017 pro signál TA na synchronizační vstup 592 paměti £ a jeho na stavovací výstup 016 pro signál NUL na nastavovací vstup 591 paměti Startovací výstup 015 procesoru 1 pro signál SŤÁRTP je připojen na startovací vstup 59 paměti £, jeho první řídicí vý3

251 049 stup 014 pro signál Z/C na řídicí vstup 58 paměti 2 ^a jeho druhý řídicí výstup 011 pro signál RBIT ma řídicí vstup 61 řadiče 6 zobrazení. Skupina adresových výstupů 019 procesoru 1 pro signály AO až A14 je připojena na skupinu adresových vstupů 51 paměti £ a na druhou skupinu adresových vstupů 42 multiplexoru £ adresy. První skupina datových výstupů 013 procesoru 1 pro signály DO až D15 je připojena na skupinu datových vstupů 57 paměti 2, kdežto jeho druhá skupina datových výstupů 012 pro signály V(0) až V(15) je připojena na skupinu datových vstupů 21 registru 2 počáteční adresy, a sice pro signály V(0) až V(ll) a na druhou skupinu datových vstupů 62 řadiče 6 zobrazení, a sice pro signály V(0), V(l), V(7), V(12) až V(15). Skupina adresových výstupů 021 registru 2 počáteční adresy je připojena na skupinu adresových vstupů 31 Čítače 2 adres, jehož skupina adresových výstupů 031 pro signály AGO až AG14 je připojena na první skupinu adresových vstupů 41 multiplexoru £ adresy. Skupina adresových výstupů 041 multiplexoru £ adresy pro signály ADRGO až ADRG14 je připojena na první skupinu adresových vstupů 594 paměti 5, jejíž druhé skupina datových výstupů 052 pro signály MO až M15 je připojena na skupinu datových vstupů 11 procesoru 1 a jejíž první skupina datových výstupů 053 pro signály DGO až DG15 je připojena na první skupinu datových vstupů 63 řadiče 6 zobrazení. Stavový výstup 051 paměti 2 P^ro signál BUSY je připojen na první stavový vstup 12 procesoru 1. První řídicí výstup 061 řadiče 6 zobrazení pro signál PRAP je připojen na řídicí vstup 32 čiteče 2 adres, jeho čítači výstup 062 pro signál HCAG na čitací vstup 33 čítače 2 adres a jeho druhý řídicí výstup 063 pro signál PADG na řídicí vstup 22 registru 2 počáteční adresy. První stavový výstup 064 řadiče 6 zobrazení pro signál E/8 je připojen na druhý stavový vstup 13 procesoru 1, jeho modulační výstup 065 pro signál MOD je připojen na modulační vstup 83 obrazovky 8 a jeho horizontální synchronizační výstup 066 pro signál HSYN je připojen na horizontální synchronizační vstup 71 vychylovacich obvodů 2· Vertikální synchronizační výstup 067 řadiče 6 zobrazení pro signál VSYN je připojen na vertikální synchronizační vstup 72 vychylovacích obvodů 2» jeho druhý stavový výstup 068 pro signál POG je připojen na druhý stavový vstup 53 paměti a na druhý stavový vstup 44 multiplexoru £ adresy, kdežto jeho třetí stavový výstup 069 řadiče 6 zobrazeni pro signál BGRF je připojen na první stavový vstup 52 paměti 2 ^a na první stavový vstup 43 multiplexoru £ adresy. První vybavovací výstup 0691 řadiče 6 zohra4

251 049 zení pro signál GRFX/Y je připojen na první vybavovací vstup 22 paměti jeho druhý vybavovací výstup 0692 pro signál CASG na druhý vybavovací vstup 55 paměti 2 ® j®bo třetí vybavovací výstup 0693 pro signál RASG na třetí vybavovací vstup 54 paměti 2· Vertikální vychylovací výstup 072 vychylovacích obvodů 2 j® připojen na vertikální vychylovací vstup 82 obrazovky 8, kdežto jejich horizontální vychylovací výstup 071 je připojen na horizontální vychylovací vstup 81 obrazovky 8.

Procesor 1 vysílá do řadiče 6 zobrazení a do registru 2 počáteční adresy tři základní příkazy, a sice stop zobrazení signálem V(l), převezmi adresu signálem V(7) a start zobrazení signálem V(0). Příkazy jsou vysílány na základě připravenosti řadiče 6 zobrazení, dané signálem E(8). Příkazem stop zobrazení se systém uvede do stavu zatemněno, kdy celá paměl 2» obsahující grafickou bázi a pracovní bázi, je přidělena procesoru 1. Data z grafické báze paměti 1 nejsou čtena do řadiče 6 zobrazení a na obrazovku 8 není přiváděn žádný modulační signál MOD. Obrazovka 8 je tedy zatemněna. Činnost paměti 2 je synchronizována s procesorem 1 pomocí signálu TA. Signálem ŇUL je zajištěn počáteční stav po zapnutí stroje. Uvedený příkaz stop zobrazení vyšle procesor 1 do řadiče 6 zobrazení tak, že nastaví signál V(l) do stavu logické jedničky, signály V(12) až V(15) do stavu odpovídajícího výběrovému kódu řadiče 6 zobrazení, například výběrový kód 14,, a vyšle řídicí signál RBIT. Řadič 6 zobrazení převezme signálem RBIT tento příkaz a přejde do stavu zatemněno'.' V tomto stavu řadič 6 zobrazení vysílá pomocí signálů BGRF a POG kombinaci, která přísluší odpovídajícímu stavu, například POG se rovná logické nule. Signál POG ve stavu logické nuly způsobí trvalé přepnutí multiplexoru £ adresy do stavu, kdy signály adresy AO až A14 z procesoru 1 prochází multiplexorem £ adresy do paměti 2· Stav zatemněno déle způsobí při signálu POG rovném logické nule, zavedeném do paměti 2» 2e pamět 2 respektuje start zápisu a čtení do všech bází paměti 2 pouze z procesoru 1, to je akceptuje signály ŠTARŤP, Z/C, zatímco signály pro čtení z grafické báze paměti 2 RASG, CASG, GRPX/Y, přicházející z řadiče 6 zobrazení, jsou pamětí 2 ignorovány. Adresace pracovních bází paměti 2 nebo grafické báze ae vysílá z procesoru 1 pomocí signálů DO až D4, je-li signál ĎÁSÉ aktivní. Data zapisované z procesoru 1 do paměti 2 jaou přítomna na signálech DA až D15, data čtené z paměti 2 úo procesoru 1 na signálech MO až 1115. V popsaném stavu zatemněno má procesor 1 trvalý přístup do grafické

251 049 báze paměti 2, zatímco zobrazovací část je od paměti 2 logicky odpojena. Signál BUSY, indikující obsazenost paměti 2» j® ^vto případě aktivní pouze během zápisu nebo čtení dat vyvolaného procesorem 1. Příkazem převezmi adresu se určí počáteční adresa, od které bude začínat snímek na obrazovce 8. Změna počáteční adresy potom způsobí automaticky rotaci obsahu celé obrazovky 8. Tím je docíleno řychlého posuvu kresby nebo textu na obrazovce 8 nahoru nebo dolů, bez nutnosti zdlouhavého přepisování celého obsahu grafické báze paměti 2· Uvedený příkaz převezmi adresu vyšle procesor 1 ve dvou krocích, a to tak, že v prvním kroku nastaví signál V(7) do stavu logické jedničky, signály V(12) až V(15) do stavu odpovídajícího výběrovému kódu řadiče 6 zobrazení a vyšle signál RBIT. Řadič 6 zobrazení po přijetí příkazu vyšle signál PADG, kterým ve druhém kroku příkazu převezme zkrácenou počáteční adresu vystavenou signály V(0) až V(ll) a uloží ji do registru 2, počáteční adresy. Příkazem start zobrazení se systém uvede do stavu, kdy celé pamět 2 kromě grafické báze je přidělena procesoru 1, zatímco grafické báze paměti 2 j® sdílena mezi řadičem 6 zobrazení a procesorem 1 tak, že během aktivního běhu paprsku na obrazovce 8 je pamět 2 přidělena řadiči 6 zobrazení a během zpětných běhů řádku i snímku je přidělena procesoru 1. Po převzetí příkazu, obdobným způsobem jako v předbhozích případech, začne řadič 6 zobrazení opakovaně generovat posloupnost stavů aktivní běh, zpětný běh řádku,zpětný běh snímku. Stavy jsou zakódovány pomocí signálů POG a BGRF. Ve stavu aktivní běh je multiplexor 4 adresy přepnut do stavu, kdy signály adresy AGO až AG14 z čítače 3, adres procházejí multiplexorem £ adresy na vstup 394 paměti £ jako signály ADRGO až ADRG14. Pamět 2 přitom respektuje start zápisu a čtení do všech bází paměti 2 kromě grafické báze pouze z procesoru 1 činností signálů SÍAŘŤ1? a Z/C, zatímco čtení z grafické báze paměti 2 respektuje pouze z řadiče 6 zobrazení činností signálů RASG, CASG, GRFX/Y. Po ukončení každého cyklu čtení z grafické báze paměti 2 zvýší se obsah čítače 2 adres o jednu signálem HCAG. Data čtené z grafické báze paměti 2 do řadiče 6 zobrazení jsou přítomna na signálech DGO až DG15, v řadiči 6 zobrazení je provedena jejich serializace a zpracování do tvaru modulačního signálu MOD na výstupu. Po ukončení aktivního běhu paprsku přejde řadič 6 zobrazení do stavu zpětný běh řádku”, který způsobí analogickou činnost, jako ve stavu zatemněno, Podobně stav zpětný běh snímku, ve kterém je však navíc řadičem 6 zobrazení generován signál PRAP,

251 049 který přepíše do čítače 2 adres obsah registru 2 počáteční adre sy, a proces zobrazení snímku se nadále periodicky opakuje.

Vynálezu lze použít v inteligentních terminálech s grafikou, případně u stolních počítačů.

Claims

PŘEDMĚT VYNÁLEZU

281 049

Zapojení inteligentního terminálu s grafikou, s procesorem, pamětí, řadičem zobrazení, vychylovacími obvody a obrazovkou, vyznačené tím, že přepínací výstup (018) procesoru (1) je připojen na přepínací vstup (593) paměti (5), jeho synchronizační výstup (017) na synchronizační vstup (592) paměti (5) a jeho nastavovací výstup (016) na nastavovací vstup (591) paměti (5), startovací výstup (015) procesoru (1) je připojen na startovací vstup (59) paměti (5), jeho první řídicí výstup (014) ns řídicí vstup (58) paměti (5) a jeho druhý řídicí výstup (011) na řídicí vstup (61) řadiče (6) zobrazení, skupina adresových výstupů (019) procesoru (1) je připojena na skupinu adresových vstupů (51) paměti (5) a na druhou skupinu adresových vstupů (42) multiplexoru (4) adresy, první skupina datových výstupů (013) procesoru (1) je připojena na skupinu datových vstupů (57) paměti (5), kdežto j«ú«4nihá skupina datových výstupů (012) je připojena na skupinu datových vstupů (21) registru (2) počáteční adresy a na druhou skupinu datových vstupů (62) řadiče (6) zobrazení, skupina adresových výstupů (021) registru (2) počáteční adresy je připojena na skupinu adresových vstupů (31) čítače (3) adres, jehož skupina adresových výstupů (031) je připojena na první skupinu adresových vstupů (41) multiplexoru (4) adresy, skupina adresových výstupů (041) multiplexoru (4) adresy je připojena na první skupinu adresových vstupů (594) paměti (5), jejíž druhá skupina datových výstupů (052) je připojena na skupinu datových vstupů (11) procesoru (1) a jejíž první skupina datových výstupů (053) je připojena na první skupinu datových vstupů (63) řadiče (6) zobrazení, stavový výstup (051) paměti (5) je připojen na první stavový vstup (12) procesoru (1), první řídicí v/stijp (061) řadiče (6) zobrazení je připojen na řídicí vstup (32) čítače (3) adres, jeho čítači výstup (062) na čítači vstup (33) čítače (3) adree a jeho druhý řídicí výstup (063) na řídicí vstup (22) regis tru (2) počáteční adresy, první stavový výstup (064) řadiče (6) zobrazení je připojen na druhý stavový vstup (13) procesoru (1), jeho modulační výstup (065) je připojen na modulační vstup (83) obrazovky (8) a jeho horizontální synchronizační výstup (066) je připojen na horizontální synchronizační vstup (71) vychylovacích obvodů (7), vertikální synchronizační výstup (067) řadiče(6) zobrazení je připojen na vertikální synchronizační vstup (72) vychylovacích obvodů (7), jeho druhý stavový výstup (068) je připojen

251 049 na druhý stavový vstup (53) paměti (5) a na druhý stavový vstup (44) multiplexoru (4) adresy, kdežto jeho třetí stavový výstup (069) řadíSe (6) zobrazení je připojen na první stavový vstup (52) paměti (9) a na první stavový vstup (43) multiplexoru (4) adresy, první vybavovací výstup (0691) řadiSe (6) zobrazení je připojen na první vybavovací vstup (56) paměti (9), jeho druhý vybavovací výstup (0692) na druhý vybavovací vstup (99) paměti (5) a jeho třetí vybavovací výstup (0693) na třetí vybavovací vstup (94) paměti (9), vertikální vychylovací výstup (072) vychy lovacích obvodů (7) je připojen na vertikální vychylovací vstup (82) obrazovky (8), kdežto jejich horizontální vychylovací výstup (071) je připojen na horizontální vychylovací vstup (81) obrazovky (8).