CS247354B1

CS247354B1 - Wiring to measure pulse frequency difference

Info

Publication number: CS247354B1
Application number: CS976381A
Authority: CS
Inventors: Stanislav Feber
Original assignee: Stanislav Feber
Priority date: 1981-12-24
Filing date: 1981-12-24
Publication date: 1986-12-18

Abstract

Zapojení se týká oboru impulsních měří cích systémů, zejména oboru měření diference četností Impulsů, které řeší technický prob lém impulsního měření diference četností impulsů pomocí kombinačních a sekvenčních obvodů . Podstata zapojení spočívá v tom, že impuls ní signál, kupř. od neutronové sondy je veden na signální vstup prvního hradla, jehož výstup je spojen s čítačovým vstupem prvního čítače, jehož stav je indikován obvodem předvolby a koincidenoe, jehož výstup je spojen s řídícím vstupem druhého hradla, se vstupem negátoru, jehož výstup je spojen s řídicím vstupem prvního hradla, impulsní signál je také veden na signální vstup druhého hradla, jehož výstup je spojen s čítačovým vstupem druhého čítače, jehož binární výstupy jsou spojeny s binárními vstupy paměti. Zapojení je řízeno periodickým sledem impulsů: doba měření, který určuje dobu čítání impulsů, od jehož konce je odvo zen Impuls vkladu informace do paměti, od jehož konce je odvozen impuls nulování čítačů. Zapojení je možno využít při řešení úloh automatického měření v měřících soustavách a v soustavách automatického řízení.The connection relates to the field of pulse measuring systems, in particular the field of measuring the difference in pulse frequencies, which solves the technical problem of pulse measuring the difference in pulse frequencies using combinational and sequential circuits. The essence of the connection is that the pulse signal, e.g. from a neutron probe, is fed to the signal input of the first gate, the output of which is connected to the counter input of the first counter, the state of which is indicated by the preselection and coincidence circuit, the output of which is connected to the control input of the second gate, to the input of the negator, the output of which is connected to the control input of the first gate, the pulse signal is also fed to the signal input of the second gate, the output of which is connected to the counter input of the second counter, the binary outputs of which are connected to the binary inputs of the memory. The connection is controlled by a periodic sequence of pulses: the measurement time, which determines the pulse counting time, from the end of which the pulse for inserting information into the memory is derived, from the end of which the pulse for resetting the counters is derived. The connection can be used to solve automatic measurement tasks in measuring systems and automatic control systems.

Description

Vynález se týká zapojení k měření diference četnosti impulsů v měřících soustavách a řeší měření diference četností impulsů pomocí logických obvodů.The invention relates to circuitry for measuring pulse rate difference in measuring systems and solves pulse rate difference measurement by means of logic circuits.

Jsou známá zapojení k měření diference četností impulsů analogová a číslicová. Analogová využívají převodu impulsních signálů na analogovou veličinu, kde další zpracování se provádí analogovými odečítacími obvody, jejichž nevýhodou je zejména omezená přesnost měření. Číslicová zapojení využívají čítače spolu s koinoidenčním obvodem, kde výsledná diference četností impulsů je zobrazena v kódu zvoleného čítače impulsů. Předvolená četnost impulsů a výsledná diference četností impulsů jsou zobrazeny ve stejném kódu zvoleného čítače impulsů, což je nevýhodou u některých technických aplikací, vyžadujících zobrazení předvolené četnosti impulsů a výsledné diference četnosti impulsů v rozdílných kódech.There are known connections for measuring the difference in the frequency of analog and digital pulses. Analogs utilize the conversion of pulse signals to analogue quantities, where further processing is performed by analogue reading circuits, whose disadvantage is, in particular, the limited accuracy of measurement. The digital circuits use counters together with a coinoid circuit, where the resulting pulse rate difference is displayed in the code of the selected pulse counter. The preset pulse rate and the resulting pulse rate difference are displayed in the same code of the selected pulse counter, which is a disadvantage in some technical applications requiring display of the preset pulse rate and the resulting pulse rate difference in different codes.

Některé výše uvedené nevýhody známých zapojení odstraňuje zapojení k měření diference četností, impulsů, jehož podstata spočívá v tom, že signální vstup zapojení je spojen se signálním vstupem prvního hradla a se signálním vstupem druhého hradla, řídicí vstup zapojení je spojen s prvním řídicím vstupem prvního hradla a s prvním řídicím vstupem druhého hradla, výstup prvního hradla je spojen s čítačovým vstupem prvního čítače, nulovací vstup zapojení je spojen s nulovacím vstupem prvního čítače a s nulovacím vstupem druhého čítače, první výstup první buňky prvního čítače je spojen s první svorkou prvního přepínače, druhý výstup první buňky prvního čítače je spojen s druhou svorkou prvního přepínače, první výstup druhé buňky prvního čítače je spojen s první svorkou druhého přepínače, druhý výstup druhé buňky prvního čítače je spojen s druhou svorkou druhého přepínače atJ., první výstup n-té buňky prvního čítače je spojen s první svorkou n-tého přepínače, druhý výstup n-té buňky prvního čítače je spojen s druhou svorkou n-tého přepínače, kde n je přirozené konečné číslo, třetí svorka prvního přepínače je spojena s prvním vstupem kombinačního obvódu, třetí svorka druhého přepínače je spojena s druhým vstupem kombinačního obvodu, atd., třetí svorka n-tého přepínače je spojena s n-tým vstupem kombinačního obvodu, jehož výstup je spojen se svtupem negátoru a s druhým řídícím vstupem druhého hradla, jehož výstup je spojen s čítačovým vstupem druhého čítače, výstup negátoru je spojen s druhým řídicím vstupem prvního hradla, výstup první buňky druhého čítače je spojen se vstupem první buňky paměti, výstup druhé buňky druhého čítače je spojen se vstupem druhé buňky paměti, atd., výstup m-té buňky druhého čítače je spojen se vstupem m-té buňky paměti, kde m je přirozené konečné číslo, vkládací vstup zapojení je spojen s vkládacím vstupem paměti, výstup první buňky paměti je prvním výstupem zapojení, výstup druhé buňky paměti je druhým výstupem zapojení, atd., výstup m-té buňky paměti je m-tým výstupem zapojení.Some of the above-mentioned disadvantages of known wiring are eliminated by wiring to measure the difference of pulses, which is based on the fact that the wiring signal input is connected to the first gate signal input and the second gate signal input, the wiring control input is connected to the first gate first control input. and with the first control input of the second gate, the output of the first gate is connected to the counter input of the first counter, the reset input of the connection is connected to the reset input of the first counter and the reset input of the second counter. the first cell of the first counter is coupled to the second terminal of the first switch, the first output of the second cell of the first counter is coupled to the first terminal of the second switch, the second output of the second cell of the first counter is coupled to the second terminal of the second switch, and. the first output of the nth cell of the first counter is connected to the first terminal of the nth switch, the second output of the nth cell of the first counter is connected to the second terminal of the nth switch, where n is a natural finite number, the third terminal of the first switch is connected to the first input of the combination circuit, the third terminal of the second switch is coupled to the second input of the combination circuit, etc., the third terminal of the nth switch is coupled to the nth input of the combination circuit, the output of which is coupled to the negator and whose output is connected to the counter input of the second counter, the output of the negator is connected to the second control input of the first gate, the output of the first cell of the second counter is coupled to the input of the first memory cell, the output of the mth cell of the second counter is connected to the input of the mth cell of memory where m is a natural finite number, the wiring input input is connected to the memory input input, the first memory cell output is the first wiring output, the second memory cell output is the second wiring output, etc., the mth memory cell output is the m th output connection.

K přednostem zapojení podle vynálezu patří možnost zobrazení předvolené četnosti impulsů a výsledné diference četností impulsů v rozdílných kódech.Advantages of the circuitry according to the invention include the possibility of displaying a preset pulse rate and the resulting pulse rate differences in different codes.

Zapojení k měření diference četností impulsů podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese.The circuit for measuring the pulse rate difference according to the invention is shown in the accompanying drawing in an exemplary embodiment.

Na obrázku je znázorněn signální vstup zapojení Is jež je spojen se signálním vstupem hl prvního hradla H a se signálním vstupem bl druhého hradla H, řídicí vstup zapojení Iz je spojen s prvním řídicím vstupem lh2 prvního hradla Has prvním řídicím vstupem lb2 druhého hradla B, výstup prvního hradla H je spojen s čítačovým vstupem cl prvního čítače C, nulovací vstup zapojení Io je spojen s nulovacím vstupem c2 prvního čítače C a s nulovacím vstupem d2 druhého čítače D, první výstup 1C1 první buňky prvního čítače C je spojen s první svorkou lpi prvního přepínače Pl, druhý výstup 2C1 první buňky prvního čítače C je spojen s druhou svorkou 2pl prvního přepínače Pl, první výstup 1C2 druhé buňky prvního čítače C je spojen s první svorkou lp2 druhého přepínače P2, druhý výstup 2C2 druhé buňky prvního čítače C je spojen s druhou svorkou 2p2 druhého přepínače P2, atd., první výstup len n-té buňky prvního čítače C je spojen s první svorkou lpn n-tého přepínače Pn, druhý výstup 2Cn n-té buňky prvního čítače C je spojen s druhou svorkou 2pn n-tého přepínače Pn, kde n je přirozené konečné číslo, třetí svorka 3pl prvního přepínače Pl je-spojena s prvním vstupem kl kombinačního obvodu K, třetí svorka 3p2 druhého přepínače P2 je spojena s druhým vstupem k2 kombinačníhoThe figure shows the wiring signal input Is connected to the signal input hl of the first gate H and the signal input b1 of the second gate H, the control input wiring Iz is connected to the first control input lh2 of the first gate Has. the first gate H is connected to the counter input c1 of the first counter C, the reset input wiring Io is connected to the reset input c2 of the first counter C and the reset input d2 of the second counter D, the first output 1C1 of the first cell of the first counter C is connected to the first terminal lpi of the first switch P1, second output 2C1 of the first cell of first counter C is connected to second terminal 2p1 of first switch P1, first output 1C2 of the second cell of first counter C is connected to first terminal 1p2 of second switch P2, second output 2C2 of second cell of first counter C is connected to second terminal 2p2 of the second switch P2, etc., the first output of the n-th bu The second output 2Cn of the nth cell of the first counter C is connected to the second terminal 2pn of the nth switch Pn, where n is the natural finite number, the third terminal 3pl of the first switch P1 is connected to the first input k1 of the combination circuit K, the third terminal 3p2 of the second switch P2 is connected to the second input k2 of the combination circuit K1.

Obvodů K, atd., třetí svorka 3pn n-tého přepínače Pn je spojena s n-tým vstupem kn kombinačního obvodu K, jehož výstup je spojen se vstupem r neg-átoru Ras druhým řídicím vstupem 2b2 druhého hradla B, jehož výstup je spojen s čítačovým vstupem dl druhého čítače D, výstup negátoru R je spojen s druhým řídicím vstupem 2h2 prvního hradla H, výstup Dl první buňky druhého čítače D je spojen se vstupem sl první buňky paměti S, výstup D2 druhé buňky druhého čítače D je spojen se vstupem s2 druhé buňky paměti S, atd., výstup Dm m-té buňky druhého čítače D je spojen, se vstupem sm m-té buňky paměti S, kde m je přirozené konečné číslo, vkládací vstup zapojení Ik je spojen s vkládacím vstupem sm+1 paměti 3, výstup Sl první buňky paměti S je prvním výstupem zapojení, výstup S2 druhé buňky paměti S je druhým výstupem zapojení, atd., výstup Sm m-té buňky paměti S je m-tým výstupem zapojení.For circuits K, etc., the third terminal 3pn of the nth switch Pn is coupled to the nth input k of the combination circuit K whose output is coupled to the input r of the negator Ras by the second control input 2b2 of the second gate B whose output is coupled to the counter input d1 of the second counter D, the output of the negator R is connected to the second control input 2h2 of the first gate H, the output D1 of the first cell of the second counter D is connected to the input s1 of the first memory cell S; the second memory cell S, etc., the output Dm of the mth cell of the second counter D is connected, to the input of the m mth cell of memory S, where m is a natural finite number, the input input of the Ik connection is connected to the input input sm + 1 3, the output S1 of the first memory cell S is the first wiring output, the output S2 of the second memory cell S is the second wiring output, etc., the output Sm of the mth memory cell S is the mth wiring output.

Funkce zapojení k měření diference četností impulsů podle vynálezu v příkladném provedení podle obrázku je taková, že ve výchozím časovém okamžiku je na signální vstup Is přiveden impulsní signál například od neutronové sondy resp. jiných impulsních snímačů a to takové vlastnosti, že četnost impulsů se mění dle parametru měřené veličiny, kterou může být vlhkost, vzdálenost, napětí apod., od nejnižší hodnoty odpovídající nejnižší resp. nulové hodnotě parametru měřené veličiny do určité mezní četnosti impulsů, která může přesáhnout četnost nulové resp. nejnižší hodnoty parametru.The function of the circuit for measuring the pulse rate difference according to the invention in the exemplary embodiment according to the figure is such that, at the starting point in time, a pulse signal is applied to the signal input Is, for example from a neutron probe or a pulse signal. other pulse sensors such that the frequency of pulses varies according to the parameter of the measured quantity, which can be humidity, distance, voltage, etc., from the lowest value corresponding to the lowest resp. zero value of the measured quantity parameter up to a certain pulse frequency, which can exceed the frequency of zero resp. the lowest parameter value.

Příkladné provedení vynálezu pro svou funkci vyžaduje připojení na řídicí vstup zapojení Iz, vkládací vstup zapojení Ik a nulovací vstup zapojení Io impulsních signálů např. z vnějšího řídicího obvodu a to takových, že na řídicí vstup zapojení Iz je přiveden impulsní signál určující dobu měření, jehož délka trvání určuje dobu čítání impulsů, od konce impulsního signálu přivedeného na řídicí vstup zapojení Iz je odvozen krátký impulsní signál pro vklad informace do paměti, který je přiveden na vkládací vstup zapojení Ik, od konce impulsního signálu přivedeného na vkládací vstup zapojení Ik je odvozen krátký impulsní signál nulování, který je přiveden na nulovací vstup zapojení Io, a od impulsního signálu přivedeného na nulovací vstup zapojení Io je odvozen opět impulsní signál určující dobu měření, který je přiveden na řídicí vstup zapojení Iz.An exemplary embodiment of the invention requires a connection to a control wiring input Iz, an input wiring input Ik, and a reset input wiring Io of pulse signals, e.g. from an external control circuit, such that a pulse signal is applied to the control input Iz the duration determines the pulse counting time, from the end of the pulse signal applied to the control input of the wiring input Iz, a short pulse signal for information input is derived, which is applied to the input input of the wiring Ik; the reset pulse signal that is applied to the reset input of the Io wiring and the pulse signal applied to the reset input of the Io wiring again derives a pulse signal indicating the measurement time that is applied to the control input of the wiring Iz.

Tento vnější řídicí obvod zajištuje cyklický proces generování řídicích impulsních signálů, který může být nezávislý respektive dálkově ovládaný.This external control circuit provides a cyclic process for generating control pulse signals that can be independent or remote controlled, respectively.

Ve výchozím stavu je první čítač C i druhý čítač D vynulován pomocí impulsního signálu přivedeného na nulovací vstup zapojení Io. Impulsní signál na výstupu kombinačního obvodu uzavírá druhé hradlo B a negovaný impulsní signál vytvořený negátorem R umožňuje otevření prvního hradla H. Impulsní signál na řídicím vstupu zapojení Iz otevírá první hradlo H a první čítač C čítá impulsy. Po náčítání četnosti impulsů předvolené polohou prvního Pl až' n-tého přepínače Pn je tento stav indikován kombinačním obvodem K a dochází k změně signálu na jeho výstupu, následuje otevření druhého hradla B a uzavření prvního hradla H.In the initial state, the first counter C and the second counter D are reset by means of a pulse signal applied to the reset input of the wiring Io. The pulse signal at the output of the combination circuit closes the second gate B and the negated pulse signal generated by the negator R allows the first gate H to be opened. The pulse signal at the control input of wiring Iz opens the first gate H and the first counter C counts pulses. After counting the pulse rate preset by the position of the first P1 to the nth switch Pn, this state is indicated by the combination circuit K and the signal at its output changes, followed by the opening of the second gate B and the closing of the first gate H.

Do druhého čítače D je načítávána hodnota měřené diference četností impulsů. Zánik impulsního signálu na řídicím vstupu zapojení Iz zastavuje čítání a následující impuslní signál na vkládacím vstupu zapojení Ik provádí přenos binární hodnoty druhého čítače D do paměti S. Následuje nulování čítačů C i D impulsním signálem přivedeným na nulovací vstup zapojení Io a cyklus měření se opakuje.The value of the measured pulse rate difference is read into the second counter D. The termination of the pulse signal at the control input of wiring Iz stops the counting and the next pulse signal at the wiring input wiring Ik transfers the binary value of the second counter D to memory S. The counters C and D are reset by the pulse signal applied to the reset input of wiring Io and the cycle is repeated.

V paměti S je uložena hodnota diference četností impulsů vstupního signálu přivedeného na signální vstup zapojení Is a binární hodnoty předvolené polohou prvního Pl až n-tého přepínače Pn. Tato hodnota diference četností impulsů je uložena v paměti S do doby přemazání následující hodnotou diference četností impulsů následujícího měření.In the memory S is stored the value of the pulse frequency difference of the input signal applied to the signal input of the wiring Is and the binary value preset by the position of the first P1 to the nth switch Pn. This pulse rate difference value is stored in memory S until it is overridden by the next pulse rate difference value of the next measurement.

Jako první hradlo H i druhé hradlo B se uvažuje logický obvod, který dle logického součinu logických signálů přivedených na první lh2, resp. Ib2 a druhý 2h2, resp. 2b2 řídicí vstup propouští na výstup signál přivedený na signální vstup hradla hl resp. bl.Both the first gate H and the second gate B are considered to be a logic circuit which, according to the logical product of the logic signals applied to the first lh2, resp. Ib2 and the second 2h2, respectively. 2b2, the control input passes the signal applied to the gate input signal hl or the gate. bl.

Kombinačním obvodem K je míněn obvod logického součtu resp. logického součin’’ .Combination circuit K means the circuit of logical sum resp. logical product '.

Negátorem R je míněn logický obvod vytvářející na výstupu negaci signálu přivedeného na vstup r.By negator R is meant a logic circuit creating at the output negation of the signal applied to input r.

První čítač C je složen z n-klopných obvodů zapojených k čítáni impulsů, kde čítačový vstup cl je hodinovým vstupem prvního klopného obvodu prvního čítače C. Modifikace vnitřního zapojení prvního čítače C umožňují čítání v různých zvolených kódech. Nulovací vstup c2 prvního čítače C je zapojen tak, že po přivedení na něj impulsního signálu nastavuje čítač do nulové polohy.The first counter C is composed of n-flip-flops connected to the pulse counting, where the counter input cl is the clock input of the first flip-flop of the first counter C. Modifications of the internal wiring of the first counter C allow counting in different selected codes. The reset input c2 of the first counter C is connected in such a way that when the pulse signal is applied to it, it sets the counter to the zero position.

Signál na druhém výstupu 2C1 první buňky prvního čítače C je negací signálu na prvním výstupu 1C1 první buňky prvního čítače C, signál na druhém výstupu 2C2 druhé buňky prvního čítače C je negací signálu na prvním výstupu 1C2 druhé buňky prvního čítače C, atd., signál na druhém výstupu 2Cn n-té buňky prvního čítače C je negací signálu na prvním výstupu lCn n-té buňky prvního čítače CThe signal at the second output 2C1 of the first cell of the first counter C is the negation of the signal at the first output 1C1 of the first cell of the first counter C, the signal at the second output 2C2 of the second cell of the first counter C is the negation of the signal on the second output 2Cn of the nth cell of the first counter C is the negation of the signal on the first output 1Cn of the nth cell of the first counter C

Druhý čítač D je složen z m-klopných obvodů zapojených k čítání impulsů, kde čítačový vstup dl je hodinovým vstupem prvního klopného obvodu druhého čítače D. Modifikace vnitřního zapojení druhého čítače D umožňuje čítání v různých zvolených kódech. Nulovací vstup d2 druhého čítače D je zapojen tak, že po přivedení na něj impulsního signálu nastavuje čítač do nulové polohy.The second counter D is composed of m-flip-flops connected to count pulses, where the counter input d1 is the clock input of the first flip-flop of the second counter D. The modification of the internal wiring of the second counter D allows counting in different selected codes. The reset input d2 of the second counter D is connected in such a way that, when a pulse signal is applied thereto, the counter is set to the zero position.

Hodnota diference četností impulsů v paměti S je zobrazena ve stejném kódu jako je kód druhého čítače D.The pulse rate difference value in the memory S is displayed in the same code as the code of the second counter D.

Pamět S je složena z m D klopných obvodů ve funkci střádače se společným impulsním vstupem vkladu informace sm+l. Soustava přepínačů PÍ až Pn může být realizována mechanickými resp. elektronickými spínacími prvky případně s pevným resp. proměnným nastavením pomocí vnějších ovládacích signálů.The memory S is composed of m D flip-flops as a storage device with a common pulse input of information input sm + l. The set of switches P1 to Pn can be realized by mechanical resp. electronic switching elements, possibly with a fixed resp. Variable adjustment by external control signals.

Zapojení k měření diference četností impulsů nachází uplatnění při řešení úloh automatického měření v měřicích soustavách a v soustavách automatického řízení.The connection to the pulse frequency difference measurement finds its application in solving the tasks of automatic measurement in measuring systems and in automatic control systems.

Claims

Wiring to measure pulse rate difference consisting of logic circuits and switches, characterized in that the wiring signal input (Is) is connected to the signal input (hl) of the first gate (H) and the signal input (bl / second) (B), the control input the circuit (12) is connected to the first control input (lh2) of the first gate (H) and the first control input (lb2) of the second gate (B), the output of the first gate (H) is connected to the counter input (cl) of the first counter /, the reset wiring input (Io) is connected to the reset input (o2) of the first counter (C) and to the reset input (d2) of the second counter (□), the first output (1C1) of the first cell of the first counter (C) is connected to the first terminal (lpi) of the first switch (P1), the second output (2C1) of the first cell of the first counter (C) is connected to the second terminal (2pl) of the first switch (P1), the first output (1C2) of the second cell of the first counter (C) is connected to the first switch (lp2) of the second switch e (P2), the second output (2C2) of the second cell of the first counter (C) is connected to the second terminal (2p2) of the second switch (P2), etc., the first output (1Cn) of the nth cell of the first counter (C) is connected with the first terminal / lpn / nth switch / Pn /, the second output / 2Cn / nth cell of the first counter / C / is connected to the second terminal / 2pn / nth switch / Pn /, where n is the natural finite number the third terminal (3pl) of the first switch is connected to the first input (k1) of the combination circuit (K), the third terminal (3p2) of the second switch (P2) is connected to the second input (k2) of the combination circuit (K), etc. the third terminal (3pn) of the nth switch (Pn) is coupled to the gray input (kn) of the combination circuit (K) whose output is coupled to the input (r) of the negator / R / and to the second control input (2b2) of the second gate / whose output is connected to the counter input (dl) of the second counter (D), the output of the negator (R) is connected to the second control input (2h2) of the first gate (H), output (D1) of first cell of second counter (D) is connected to input (sl) of first cell of memory (S), output (D2) of second cell of second counter (D) is connected to input (s2) of second cell memory (S), etc., the output (Dm) of the mth cell of the second counter (D) is coupled to the input (sm) of the rth cell of the memory (S), where m is the natural finite number, the input input of the wiring (Ik) is connected to the input input / sm + 1 / memory / S /, output / S1 / first cell of memory / S / is the first output of wiring, output / S2 / second cell of memory / S / is the second output of wiring, etc., output / The m / m of the memory cell (S) is the m-th output of the wiring.