CS247218B1 - Zapojení pro časování řídicích signálů mikropočítače v režimu sdílení sběrnic - Google Patents

Abstract

fiešení se týká zapojení pro časování řídicích signálů mikropočítače, v němž je obrazová paměí součástí paměíového prostoru. Průběhy signálů na jednotlivých sběrnicích mikropočítače se upravují zapojením podle vynálezu tak, aby při sdílení sběrnic mikroprocesorem a řadičem zobrazování nedocházelo k hazardním stavům. Zapojení umožňuje návrh levných mikkopočítaču s minimálním počtem součástek, avšak bez kompromisních řešeni v časování systému.

Description

Vynález se týká zapojení pro časování řídících signálů u mikropočítače, v němž je obrazová pamět součástí paměíového prostoru systému a přenos zobrazovaných údajů mezi touto pamětí a zobrazovacími obvody probíhá pomocí datové, adresové a řídící sběrnipe mikropočítače.

Doposud použité zapojení vykazují mnohé nevýhody. Při vkládání stavů čekání, při nichž obsluhuje sběrnice mikropočítače řadič zobrazování, dochází k přerušování aktivních úrovní řídících signálů mikroprocesoru. U signálů řídících styk se vstupně-výstupními obvody vede tento jev k chybné činnosti spolupracujících zařízení. Při přerušení signálu zápisu do paměti může vlivem nedodržení katalogem předepsaných dob trvání a průběhu aktivní úrovně signálu dojít k zápisu nedefinovaných dat. V doposud použitých zapojeních nebylo uspokojivě vyřešeno přepínání sběrnic tak, aby nedocházelo k poškozování obsahu paměti nebo poruchám funkce vstupněvýstupních zařízení. Hazardní stavy byly dodatečně ošetřovány připojováním apožáovacích kondenzátorů, tato opatření však byla vlivem tolerančního rozptylu hodnot i závislosti kapacit a parametrů obvodů na teplotě v sériově výrobě ztěží použitelná

247 218

Výše uvedené nedostatky odstraňuje zapojení pro časování řídících signálů mikropočítače podle vynálezu, jehož podstata je v tom, že mezi mikroprocesor a řadič systému je vložen řídící obvod, tvořený invertorem, klopným obvodem a hradlem, kde výstup invertoru je připojen na jeden vstup hradla a na datový vstup klopného obvodu, jehož výstup je připojen na druhý vstup hradla, výstup signálu pro řízení zápisu mikroprocesoru je připojen na vstup invertoru, výstup hradla je propojen se vstupem pro řízenízápisu řadiče svstému. Výstup hodinového signálu řadiče zobrazování je připojen na hodinový vstup klopného obvodu a řídící výstup signálu režimu sběrnic řadiče zobrazování je připojen na nulovací vstup klopného obvodu. Podstata vynálezu spočívá dále v tom, že mezi řadič systému a vstupně-výstupní obvody je vložen řídící obvod tvořený klopným obvodem, kde výstup signálu pro řízení čtení řadiče systému je připojen na datový vstup klopného obvodu, výstup klopného obvodu je připojen na řídící vstup pro čtení vstupně-výstupních obvodů, výstup signálu řízení režimu sběrnic řadiče zobrazování je připojen na nastavovací vstup klopného obvodu a výstup hodinového signálu řadiče zobrazování je připojen na hodinový vstup klopného obvodu.

Zapojení podle vynálezu řeší časování mikroprocesorových systémů se sdílenými sběrnicemi novým způsobem upravujícím časové průběhy jednotlivých řídících signálů tak, aby jejich aktivní úrovně nebyly přerušovány při vkládání čekacích dob. Přitom je zohledněn požadavek pamětových a vstupně-výstupních obvodů na délky trváni aktivních úrovní řídících signálů. Zapojeni podle vynálezu zamezuje vniku hazardních stavů při

- 3 247 218 přepínání sdílených sběrnic mezi mikroprocesorem a řadičem zobrazování. Tím je možný návrh levných mikroprocesorových systémů s minimálním počtem součástek, aváak bez kompromisních řešení v časování při dodržení všech katalogových údajů jednotlivých součástek, což je významné zejména pro sériovou výrobu, nebol jsou tak vyřešeny otázky povolených rozptylů parametrů jednotlivých součástek.

Vynález je blíže vysvětlen za pomocí připojených výkresů, kde obr. 1 představuje schematické zapojení řídících obvodů podle vynálezu v mikroprocesorovém systému, obr. 2 představuje obvodové zapojení řídícího obvodu £ podle vynálezu, obr. 3 představuje obvodové zapojení řídícího obvodu 2 podle vynále zu.

Mezi mikroprocesor 3, a řadič 4 systému je vložen řídící obvod 1_, tvořený invertorem 111, klopným obvodem 1 T 2 a hradlem 1Ϊ3. Výstup invertoru 111 je připojen na jeden vstup hradla 1T3 a na datový v stup klopného obvodu 112, jehož výstup je připojen na druhý vstup hradla 113. Výstup signálu 32 pro řízení zápisu mikroprocesoru 3 je připojen na vstup invertoru 111, výstup hradla 113 je propojen se vstupem pro řízení zápisu řadiče 4 systému, výstup hodinového signálu 62 řadiče 6 zobrazování je připojen na hodinový vstup klopného obvodu 112, řídící výstup signálu 63 režimu sběrnic řadiče 6 zobrazováni je připojen na nulovací vstup klopného obvodu 112. Mezi řadič 4 systému a vetupné-výstupní obvody 8 je vložen řídící obvod 2 tvořený klopným obvodem 211, kde výstup signálu 43 pro řízení čtení řadiče 4 systému je připojen na datový vstup klopného obvodu 211, výstup klopného obvodu 2t1 je při- 4 247 218 pojen na řídící vatup pro čtení vstupně-výstupních obvodů 8, výstup signálu 63 řízení režimu sběrnic řadiče 6 zobrazování je připojen na nastavovací vstup klopného obvodu 211 a výstup hodinového signálu 62 řadiče 6 zobrazování je připojen na hodinový vstup klopného obvodu 211.

Funkce řídícího obvodu £ podle vynálezu je následující: z mikroprocesoru Jt vystupuje signál 32 řízení zápisu, který koliduje se signálem 63 řízení režimu sbérnic. Kolize se řeší přivedením signálu 63 řízení režimu sběrnic na nulovací vstup klopného obvodu 112, takže nemůže nastat okamžik, ve kterém mají oba signály 11 řízení zápisu i 63 řízení režimu sbérnic současně aktivní úroveň. Při ukončení aktivní úrovně signálu 63 řízení režimu sběrnic je aktivace signálu 11 řízení zápisu zajištěna záznamem hodnoty signálu 32 řízení záznamu do klopného obvodu 112 vzestupnou hranou hodinového signálu 62 vystupujícího z řadiče 6 zobrazování. V okamžiku ukončení aktivní úrovně signálu 32 řízení zápisu se ukončí rovněž aktivní úroveň výsledného signálu t1 řízení zápisu, což zajistí hradlo 113» činnost řídícího obvodu J_ podle vynálezu je graficky znázorněna časovým průběhem signálů na obr. 2.

Funkce řídícího obvodu 2 podle vynálezu je následující: signál 43 pro řízení čtení ze vstupně-výstupních obvodů má kolidující průběh se signálem 63 řízení režimu sběrnic. Kolize je odstraněna připojením signálu 63 řízení režimu sběrnic na nastavovací vstup klopného obvodu 211, čímž se zamezí vzniku situace, kdy oba signály 63 řízení režimu sběrnic i 21 řízení čtení mají současně aktivní úroveň. Pokud má signál 63 řízení režimu sběrnic pasivní úroveň, pak se nastavení aktivní

247 218

- 5 úrovně výsledného signálu 21 řízení čtení ze vstupně-výstupních obvodů 8 zajistí hodinovým signálem 62 přiváděným z řadiče 6 zobrazování. Vzestupnou hranou hodinového signálu 62 se zapíše hodnota signálu 43 řízení čtení do klopného obvodu 211.

Popsané funkce řídícího obvodu a řídícího obvodu 2 podle vynálezu umožňují bezkolizní režim činnosti mikropočítače, ve kterém řadič zobrazování 6 a mikroprocesor 3. sdílené využívají datovou sběrnici 41 , adresovou sběrnici 9T a řídící sběrnici 42 mikroprocesorového systému. V režimu zobrazování přechází mikroprocesor 3, do čekacího stavu a řadič 4 systému uvádí výstupní budiče datové sběrnice 41 a řídící sběrnice 42 do vysoko ohmového stavu. Buzení datové sběrnice 4H zajišťuje obrazová paměť, která je součástí paměťového systému 7 mikropočítače. Aktivaci obrazové paměti zajišťuje řadič 6 zobrazováni signálem 63 řízení režimu sběrnic. Adresová sběrnice 91 systému je pomocí multiplexeru 9 přepínána buň na adresovou sběrnici 31 mikroprocesoru nebo na adresovou sběrnici 61 řadiče 6 zobrazování.

Claims (1)

1. Zapojení pro časování řídících signálů mikropočítače v režimu sdílení sběrnicvyznačující se tím, že mezi mikroprocesor (3) a řadič (4) systému je vložen řídící obvod (1), tvořený invertorem (111), klopným obvodem (112) a hradlem (113), kde výstup invertoru (111) je připojen na jeden vstup hradla (113) a na datový vstup klopného obvodu (112), jehož výstup je připojen na druhý vstup hradla (113), přičemž výstup signálu (32) pro řízení zápisu mikroprocesoru (3) je připojen na vstup invertoru (111), výstup hradla (113) je propojen se vstupem pro řízení zápisu řadiče (4) systému, výstup hodinového signálu (62) řadiče (6) zobrazováni je připojen na hodinový vstup klopného obvodu (112), řídící výstup signálu (63) režimu sběrnic řadiče (6) zobrazování je připojen na nulovací vstup klopného obvodu (112), mezi řadič (4) systému a vstupně-výstupní obvody (8) je vložen řídící obvod (2), tvořený klopným obvodem (211), kde výstup signálu (43) pro řízení čteni řadiče (4) systému je připojen na datový vstup klopného obvodu (21T), výstup klopného obvodu (211) je připojen na řídicí vstup pro čtení vstupně-výstupních obvodů (8), výstup signálu (63) řízení režimu sběrnic řadiče (6) zobrazování je připojen na nastavovací vstup klopného obvodu (211) a výstup hodinového signálu (62) řadiče (6) zobrazování je připojen na hodinový vstup klopného obvodu (211).