CS247218B1

CS247218B1 - Wiring for timing control signals of a microcomputer in bus sharing mode

Info

Publication number: CS247218B1
Application number: CS845068A
Authority: CS
Inventors: Petr Pelikan
Original assignee: Petr Pelikan
Priority date: 1984-06-29
Filing date: 1984-06-29
Publication date: 1986-12-18
Also published as: CS506884A1

Abstract

fiešení se týká zapojení pro časování řídicích signálů mikropočítače, v němž je obrazová paměí součástí paměíového prostoru. Průběhy signálů na jednotlivých sběrnicích mikropočítače se upravují zapojením podle vynálezu tak, aby při sdílení sběrnic mikroprocesorem a řadičem zobrazování nedocházelo k hazardním stavům. Zapojení umožňuje návrh levných mikkopočítaču s minimálním počtem součástek, avšak bez kompromisních řešeni v časování systému.The solution concerns a circuit for timing control signals of a microcomputer in which the image memory is part of the memory space. The signal waveforms on the individual buses of the microcomputer are adjusted by the circuit according to the invention so that when the buses are shared by the microprocessor and the display controller, there are no hazardous states. The circuit enables the design of inexpensive microcomputers with a minimum number of components, but without compromising the timing of the system.

Description

Vynález se týká zapojení pro časování řídících signálů u mikropočítače, v němž je obrazová pamět součástí paměíového prostoru systému a přenos zobrazovaných údajů mezi touto pamětí a zobrazovacími obvody probíhá pomocí datové, adresové a řídící sběrnipe mikropočítače.The invention relates to a circuit for timing control signals in a microcomputer in which the image memory is part of the system memory space and the transmission of the displayed data between the memory and the display circuits takes place via a microcomputer data, address and control bus.

Doposud použité zapojení vykazují mnohé nevýhody. Při vkládání stavů čekání, při nichž obsluhuje sběrnice mikropočítače řadič zobrazování, dochází k přerušování aktivních úrovní řídících signálů mikroprocesoru. U signálů řídících styk se vstupně-výstupními obvody vede tento jev k chybné činnosti spolupracujících zařízení. Při přerušení signálu zápisu do paměti může vlivem nedodržení katalogem předepsaných dob trvání a průběhu aktivní úrovně signálu dojít k zápisu nedefinovaných dat. V doposud použitých zapojeních nebylo uspokojivě vyřešeno přepínání sběrnic tak, aby nedocházelo k poškozování obsahu paměti nebo poruchám funkce vstupněvýstupních zařízení. Hazardní stavy byly dodatečně ošetřovány připojováním apožáovacích kondenzátorů, tato opatření však byla vlivem tolerančního rozptylu hodnot i závislosti kapacit a parametrů obvodů na teplotě v sériově výrobě ztěží použitelnáThe wiring used so far has many disadvantages. When inserting wait states in which the microcomputer bus is serviced by the display controller, the active levels of the microprocessor control signals are interrupted. For I / O control signals, this phenomenon leads to erroneous operation of the cooperating devices. If the write signal is interrupted, undefined data may be written due to non-compliance with the catalog duration and active signal level. In the circuits used up to now, bus switching has not been satisfactorily solved so as not to damage the memory contents or disturb the function of the I / O devices. Hazardous states were additionally treated by connecting and blowing capacitors, but these measures were difficult to use due to the tolerance of values variation as well as the dependence of capacities and circuit parameters on temperature in series production.

247 218247 218

Výše uvedené nedostatky odstraňuje zapojení pro časování řídících signálů mikropočítače podle vynálezu, jehož podstata je v tom, že mezi mikroprocesor a řadič systému je vložen řídící obvod, tvořený invertorem, klopným obvodem a hradlem, kde výstup invertoru je připojen na jeden vstup hradla a na datový vstup klopného obvodu, jehož výstup je připojen na druhý vstup hradla, výstup signálu pro řízení zápisu mikroprocesoru je připojen na vstup invertoru, výstup hradla je propojen se vstupem pro řízenízápisu řadiče svstému. Výstup hodinového signálu řadiče zobrazování je připojen na hodinový vstup klopného obvodu a řídící výstup signálu režimu sběrnic řadiče zobrazování je připojen na nulovací vstup klopného obvodu. Podstata vynálezu spočívá dále v tom, že mezi řadič systému a vstupně-výstupní obvody je vložen řídící obvod tvořený klopným obvodem, kde výstup signálu pro řízení čtení řadiče systému je připojen na datový vstup klopného obvodu, výstup klopného obvodu je připojen na řídící vstup pro čtení vstupně-výstupních obvodů, výstup signálu řízení režimu sběrnic řadiče zobrazování je připojen na nastavovací vstup klopného obvodu a výstup hodinového signálu řadiče zobrazování je připojen na hodinový vstup klopného obvodu.The above-mentioned drawbacks are eliminated by a circuit for timing the control signals of a microcomputer according to the invention, characterized in that a control circuit consisting of an inverter, a flip-flop and a gate is inserted between the microprocessor and the system controller, the inverter output being connected to one gate input and the flip-flop input, the output of which is connected to the second gate input, the microprocessor write control signal output is connected to the inverter input, the gate output is coupled to the controller's write control input. The display controller clock output is connected to the flip-flop clock input, and the display controller bus control signal output is connected to the flip-flop reset input. The invention further provides that a flip-flop control circuit is interposed between the system controller and the I / O circuit, wherein the output of the system control read signal is connected to the flip-flop data input, the flip-flop output is connected to the read control input. I / O circuits, the display controller bus control signal output is connected to the flip-flop adjusting input, and the display controller clock signal output is connected to the flip-flop clock input.

Zapojení podle vynálezu řeší časování mikroprocesorových systémů se sdílenými sběrnicemi novým způsobem upravujícím časové průběhy jednotlivých řídících signálů tak, aby jejich aktivní úrovně nebyly přerušovány při vkládání čekacích dob. Přitom je zohledněn požadavek pamětových a vstupně-výstupních obvodů na délky trváni aktivních úrovní řídících signálů. Zapojeni podle vynálezu zamezuje vniku hazardních stavů přiThe wiring according to the invention solves the timing of shared-bus microprocessor systems in a new way that adjusts the timing of individual control signals so that their active levels are not interrupted when inserting waiting times. The requirement of the memory and I / O circuits for the duration of the active control signal levels is taken into account. The circuitry according to the invention prevents the occurrence of gambling conditions at the

- 3 247 218 přepínání sdílených sběrnic mezi mikroprocesorem a řadičem zobrazování. Tím je možný návrh levných mikroprocesorových systémů s minimálním počtem součástek, aváak bez kompromisních řešení v časování při dodržení všech katalogových údajů jednotlivých součástek, což je významné zejména pro sériovou výrobu, nebol jsou tak vyřešeny otázky povolených rozptylů parametrů jednotlivých součástek.- 3,247,218 shared bus switching between the microprocessor and the display controller. This makes it possible to design low-cost microprocessor systems with a minimum number of components, but without compromising timing solutions while maintaining all component catalog data, which is particularly important for series production, as this does not solve the issues of permissible variance of individual component parameters.

Vynález je blíže vysvětlen za pomocí připojených výkresů, kde obr. 1 představuje schematické zapojení řídících obvodů podle vynálezu v mikroprocesorovém systému, obr. 2 představuje obvodové zapojení řídícího obvodu £ podle vynálezu, obr. 3 představuje obvodové zapojení řídícího obvodu 2 podle vynále zu.BRIEF DESCRIPTION OF THE DRAWINGS The invention is explained in more detail with reference to the accompanying drawings, in which: FIG. 1 is a schematic circuit diagram of a control circuit according to the invention in a microprocessor system; FIG. 2 is a circuit diagram of a control circuit.

Mezi mikroprocesor 3, a řadič 4 systému je vložen řídící obvod 1_, tvořený invertorem 111, klopným obvodem 1 T 2 a hradlem 1Ϊ3. Výstup invertoru 111 je připojen na jeden vstup hradla 1T3 a na datový v stup klopného obvodu 112, jehož výstup je připojen na druhý vstup hradla 113. Výstup signálu 32 pro řízení zápisu mikroprocesoru 3 je připojen na vstup invertoru 111, výstup hradla 113 je propojen se vstupem pro řízení zápisu řadiče 4 systému, výstup hodinového signálu 62 řadiče 6 zobrazování je připojen na hodinový vstup klopného obvodu 112, řídící výstup signálu 63 režimu sběrnic řadiče 6 zobrazováni je připojen na nulovací vstup klopného obvodu 112. Mezi řadič 4 systému a vetupné-výstupní obvody 8 je vložen řídící obvod 2 tvořený klopným obvodem 211, kde výstup signálu 43 pro řízení čtení řadiče 4 systému je připojen na datový vstup klopného obvodu 211, výstup klopného obvodu 2t1 je při- 4 247 218 pojen na řídící vatup pro čtení vstupně-výstupních obvodů 8, výstup signálu 63 řízení režimu sběrnic řadiče 6 zobrazování je připojen na nastavovací vstup klopného obvodu 211 a výstup hodinového signálu 62 řadiče 6 zobrazování je připojen na hodinový vstup klopného obvodu 211.Between the microprocessor 3, and the system controller 4, a control circuit 7 is formed, consisting of an inverter 111, a flip-flop 1 T 2, and a gate 13-3. The output of the inverter 111 is connected to one input of the gate 1T3 and to the data input of the flip-flop 112, the output of which is connected to the other input of the gate 113. The output of the microprocessor 3 write control signal 32 is connected to the input of the inverter 111. input to the system controller 4 control input, the display controller 62 clock output 62 is connected to the flip-flop 112 clock input, the display controller 6 signal output 63 is connected to the flip-flop 112 reset input. Between the system controller 4 and the access-output a control circuit 2 formed by a flip-flop 211 is inserted in circuits 8, where the output of the read control signal 43 of the system controller 4 is connected to the data input of flip-flop 211, the output of flip-flop 2t1 is connected to the control input for I / O circuit 8, the output of the control mode 63 of the controller bus 6 is shown 1 is connected to the flip-flop adjusting input 211 and the output of the clock controller 62 of the display controller 6 is connected to the flip-flop clock input 211.

Funkce řídícího obvodu £ podle vynálezu je následující: z mikroprocesoru Jt vystupuje signál 32 řízení zápisu, který koliduje se signálem 63 řízení režimu sbérnic. Kolize se řeší přivedením signálu 63 řízení režimu sběrnic na nulovací vstup klopného obvodu 112, takže nemůže nastat okamžik, ve kterém mají oba signály 11 řízení zápisu i 63 řízení režimu sbérnic současně aktivní úroveň. Při ukončení aktivní úrovně signálu 63 řízení režimu sběrnic je aktivace signálu 11 řízení zápisu zajištěna záznamem hodnoty signálu 32 řízení záznamu do klopného obvodu 112 vzestupnou hranou hodinového signálu 62 vystupujícího z řadiče 6 zobrazování. V okamžiku ukončení aktivní úrovně signálu 32 řízení zápisu se ukončí rovněž aktivní úroveň výsledného signálu t1 řízení zápisu, což zajistí hradlo 113» činnost řídícího obvodu J_ podle vynálezu je graficky znázorněna časovým průběhem signálů na obr. 2.The function of the control circuit 6 according to the invention is as follows: a write control signal 32 is output from the microprocessor 11, which collides with the bus mode control signal 63. The collision is solved by applying the bus mode control signal 63 to the flip-flop 112 reset input, so that there cannot be a moment when both the write control signal 11 and the bus control mode 63 are simultaneously active. At the termination of the active bus control signal level 63, the activation of the write control signal 11 is ensured by recording the value of the write control signal 32 to the flip-flop 112 ascending edge of the clock signal 62 exiting the display controller 6. When the active level of the write control signal 32 is terminated, the active level of the resultant write control signal t1 is also terminated, ensuring the gate 113 '

Funkce řídícího obvodu 2 podle vynálezu je následující: signál 43 pro řízení čtení ze vstupně-výstupních obvodů má kolidující průběh se signálem 63 řízení režimu sběrnic. Kolize je odstraněna připojením signálu 63 řízení režimu sběrnic na nastavovací vstup klopného obvodu 211, čímž se zamezí vzniku situace, kdy oba signály 63 řízení režimu sběrnic i 21 řízení čtení mají současně aktivní úroveň. Pokud má signál 63 řízení režimu sběrnic pasivní úroveň, pak se nastavení aktivníThe function of the control circuit 2 according to the invention is as follows: the I / O read signal 43 has a conflicting waveform with the bus mode control signal 63. The collision is eliminated by connecting the bus mode control signal 63 to the flip-flop setting input 211, thereby avoiding a situation where both the bus mode control signals 63 and the read control 21 are simultaneously active. If the bus mode control signal 63 has a passive level, then the setting is active

247 218247 218

- 5 úrovně výsledného signálu 21 řízení čtení ze vstupně-výstupních obvodů 8 zajistí hodinovým signálem 62 přiváděným z řadiče 6 zobrazování. Vzestupnou hranou hodinového signálu 62 se zapíše hodnota signálu 43 řízení čtení do klopného obvodu 211.The 5 levels of the resulting signal 21 controlling the reading of the I / O circuits 8 will provide a clock signal 62 supplied from the display controller 6. The value of the read control signal 43 is written to the flip-flop 211 by the rising edge of the clock signal 62.

Popsané funkce řídícího obvodu a řídícího obvodu 2 podle vynálezu umožňují bezkolizní režim činnosti mikropočítače, ve kterém řadič zobrazování 6 a mikroprocesor 3. sdílené využívají datovou sběrnici 41 , adresovou sběrnici 9T a řídící sběrnici 42 mikroprocesorového systému. V režimu zobrazování přechází mikroprocesor 3, do čekacího stavu a řadič 4 systému uvádí výstupní budiče datové sběrnice 41 a řídící sběrnice 42 do vysoko ohmového stavu. Buzení datové sběrnice 4H zajišťuje obrazová paměť, která je součástí paměťového systému 7 mikropočítače. Aktivaci obrazové paměti zajišťuje řadič 6 zobrazováni signálem 63 řízení režimu sběrnic. Adresová sběrnice 91 systému je pomocí multiplexeru 9 přepínána buň na adresovou sběrnici 31 mikroprocesoru nebo na adresovou sběrnici 61 řadiče 6 zobrazování.The described functions of the control circuit and control circuit 2 according to the invention allow a collisionless mode of operation of the microcomputer in which the display controller 6 and the microprocessor 3 are shared using the data bus 41, the address bus 9T and the control bus 42 of the microprocessor system. In the display mode, the microprocessor 3 goes into a wait state and the system controller 4 brings the output drivers of the data bus 41 and the control bus 42 to a high ohmic state. The data bus 4H is provided by the image memory which is part of the memory system 7 of the microcomputer. Activation of the video memory is provided by the display controller 6 by a bus mode control signal 63. The address bus 91 of the system is switched by the multiplexer 9 to the address bus 31 of the microprocessor or to the address bus 61 of the display controller 6.

Claims

A circuit for timing microcomputer control signals in bus sharing mode, characterized in that a control circuit (1) consisting of an inverter (111), a flip-flop (112) and a gate (113) is interposed between the microprocessor (3) and the system controller (4), wherein the inverter output (111) is connected to one gate input (113) and the flip-flop data input (112), the output of which is connected to the other gate input (113), wherein the microprocessor write control (3) signal output (32) is connected to the input of the inverter (111), the output of the gate (113) is connected to the input for controlling the writing of the system controller (4), the clock output (62) of the controller (6) is connected to the clock input of the flip-flop (112) the display bus signal output (63) of the display controller (6) is connected to a flip-flop reset (112) input, a control circuit (2) formed by a flip-flop is inserted between the system controller (4) and the I / O circuits (8) a circuit (211) wherein the output of the system control read signal (43) is connected to the flip-flop data input (21T), the flip-flop output (211) is connected to the control input for reading the input / output circuits (8) , the display mode control signal (63) of the display controller (6) is connected to the flip-flop adjusting input (211) and the clock output (62) of the display controller (6) is connected to the flip-flop clock input (211).