JPS5938997A - Storage device - Google Patents
Storage deviceInfo
- Publication number
- JPS5938997A JPS5938997A JP57148976A JP14897682A JPS5938997A JP S5938997 A JPS5938997 A JP S5938997A JP 57148976 A JP57148976 A JP 57148976A JP 14897682 A JP14897682 A JP 14897682A JP S5938997 A JPS5938997 A JP S5938997A
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- JP
- Japan
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- refresh
- address
- terminal
- counter
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
Description
【発明の詳細な説明】
〔発明の稿する技術分野〕
本発明は記憶装置に係り、特にタイナミック型のメモリ
ＩＣのリフレッシュ制御回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a memory device, and particularly to a refresh control circuit for a dynamic memory IC.
コンピュータの主記憶装置に使われるＩＣメモリは、そ
のビット単価の安さゆえダイナミック型が主として利用
されて来た。ところが、ダイナミック型は、その回路の
構成上リフレッシ−操作ケ欠かすことが小米ない。これ
はリフレッシュ制側１回路全、メモリＩＣとは別に必要
とし、小規模のメモリ装置では価格上、また装置設計上
問題であった。この点を改善するため、メモリＩＣの内
部にリフレッシュ回路を内蔵したメモリＩＣが開発され
ている。このメモリＩＣでは、す７レツシー制御端子を
設け、この端子にパルス分与える事によりＩＣ内部のリ
フレッシュカウンタ分インクリメントさせてリフレッシ
ュを行なわせたり（オート０リフレ・ソシュ）％この端
子をあるレベルに保つ事で自動的にリフレッシュサイク
ル時間内に内部リフレッシュカウンタをインクリメント
させりフレッシュカ行なわれる（セルフ・リフレッシュ
）係な回路が内蔵されている。しかしながら前記の唾な
帥］路では、通常の外部よりアドレス入力端子全通して
リフレッシ−全行なわせる操作と、リフレッシ−制御端
子によるリフレッシユ操作と共存させようとすると、外
部リフレ、ツシュアドレスカウンタと、ＩＣ内部のリフ
レッシュアドレスカウンタにズレが生じ、リフレッシ−
周期が、規格ケ越える恐れがあった〇
〔発明の目的〕
ス【発明の目的は、このような外部リフレ、ツシュアド
レスカウンタとＩＣＣ内部リファシュアドレスカウンタ
とのズレが生じない様にした記ｉＭ４＋置を提供するこ
とにある。Dynamic type IC memory has been mainly used as the main memory of computers because of its low cost per bit. However, the dynamic type requires a refresh operation due to its circuit configuration. This requires an entire circuit on the refresh system side, separate from the memory IC, and is a problem in terms of cost and device design in small-scale memory devices. In order to improve this point, memory ICs have been developed in which a refresh circuit is built inside the memory IC. This memory IC has a 7-receive control terminal, and by applying a pulse to this terminal, the refresh counter inside the IC is incremented and refreshed (auto 0 refresh), and this terminal is maintained at a certain level. The internal refresh counter is automatically incremented within the refresh cycle time to perform a refresh (self-refresh). However, in the above-mentioned method, if you try to make the operation to perform refresh by passing all the address input terminals from the outside coexist with the refresh operation by the refresh control terminal, the external refresh, the two address counters, There is a discrepancy in the refresh address counter inside the IC, and the refresh
There was a risk that the period would exceed the standard.〇 [Object of the Invention] [The purpose of the invention is to create a record iM4+ that prevents such a discrepancy between the external reflex/touch address counter and the ICC internal refresh address counter. The aim is to provide a
Ｘ発明の特徴は、リフレ、ッシー制御端子内部にリフレ
ッシュアドレスカウンタを持つダイナミ、ツ型の記憶装
置であって、前記リフレ、ツシー制御端子：が選択され
内蔵リフレ、、シュカウンタを働かせ自動的にメモリＩ
Ｃ’ｒ： ’）フレッシュさせる状態になるど、リフ
レッシュアドレスニ相当するレベルがアドレス為子に出
力され、−万ｎｉ、ｌ 記すフレ１１．シュ制御端子が
非選択になると、アドレス端子は高インピーダンスとな
り外部からアドレスが受付は出来るような手段を設けて
いる点にある。The feature of the X invention is a dynamic, T-shaped storage device having a refresh address counter inside the reflash control terminal, and when the reflash control terminal is selected, the built-in reflash counter is automatically activated. Memory I
C'r: ') When the state is to be refreshed, the level corresponding to the refresh address is output to the address address, and -manni,l is written as 11. The main feature is that when the host control terminal is not selected, the address terminal has a high impedance and a means is provided so that an address can be received from the outside.
本発明によれば、ＩＣ内部リフレッシュ・アドレスカウ
ンタの内容が常時モニターされ、外部りフレッシュアド
レスと内部リフレッシ−アドレスとのズレを生じさせな
いようにする事が出来る□〔実施例の説明〕
次に本発明について図面分会照して詳細ＶＣ説明する。According to the present invention, the contents of the IC internal refresh address counter are constantly monitored, and it is possible to prevent a discrepancy between the external refresh address and the internal refresh address. The invention will be explained in detail with reference to the drawings.
第１図は、通常の１６ピン（Ｐｉｎ）タイプの６４にと
、ト・メモリＩＣのピン配置であジ、第１Ｐｉｎはリフ
レッシュ機能（オート・リフレッシュ、セルフ・リフレ
ッシュ）を持たせたものである。Figure 1 shows the pin arrangement of a normal 16-pin type 64 and a memory IC, where the first pin has a refresh function (auto refresh, self-refresh). .
第１ビンとは図中左上のリフレッシュ端子ＲＥＦのこと
である。このリフレッシ一端子ＲＥＦの機能は、このピ
ンに負論理パルスが与えられると、ＩＣ内部のりフレッ
シュアドレスカウンタが自動的にインクリメントされ、
同時１ｃ相幽するロウ（ＲＯＷ）アドレスがリフレッシ
ュされる（オート・リフレッシ：Ｌ）。又このりフレッ
シュ端子ＲＥＦを１Ｊよレベルに保った捷まにすると、
内部タイマーが働き約１６μｓ毎（１２８本のＲＯνＶ
アドレスがあるからりフレッシ一時間Ｚｍｓに和尚）に
リフレ、シュアドレスカウンタがインクリメントさｆＬ
１同時に相油するＲＯＷアドレスがリフレッシュされる
（セルフ・リフレッシュ〕。The first bin refers to the refresh terminal REF in the upper left corner of the figure. The function of this refresh pin REF is that when a negative logic pulse is applied to this pin, the refresh address counter inside the IC is automatically incremented.
At the same time, the row (ROW) addresses that overlap 1c are refreshed (auto refresh: L). Also, if you keep the fresh terminal REF at a level of 1J,
An internal timer operates approximately every 16 μs (128 ROνV
Since there is an address, the sure address counter is incremented fL.
1. At the same time, the matching ROW addresses are refreshed (self-refresh).
一方、リフレッシュ端子１ζＥＦが非選択（高レベル）
のと＠！’ｉ、外Ｉｎリフレッシーアドレスカウンタの
円谷全アドレス人力に与え、ロウアドレスストローグ、
クロックで進釈するりフレッシュ（ロウアドレスストロ
ーブ、オンリ・リフレッシュ）ヲ使おうとすると、ＩＣ
Ｃ内部リファシーアドレスカウンタと、外部リフレッシ
ュアドレスカウンタには繋りがなく、最悪の場合リフレ
ッシュ時間が２倍（４ｍｓ）まで伸びる参になってしま
い、メモリＩＣの正常動作は期待で＠ない。On the other hand, refresh terminal 1ζEF is not selected (high level)
Noto@! 'i, give all the Tsuburaya addresses of the outside In refreshing address counter, row address stroke,
If you try to use the clock or refresh (row address strobe, only refresh), the IC
There is no connection between the C internal refresh address counter and the external refresh address counter, and in the worst case, the refresh time will be doubled (4 ms), and normal operation of the memory IC is not as expected.
本発明でな、このリフレッシー：ｌ洩能付きのメモリＩ
Ｃに対して、リフレッシュ端子Ｒｇ）−が選択（低レベ
ル）になったとき、内部リフレッシュアドレスカウンタ
の内容をアドレス入力端子に出力させる機能を付加して
いる。この機能によりリフレッシュ端子ＲＥＦが選択さ
れ友とき、メモリＩＣ内部のリフレッシュアドレスは常
時モニター出来ることになり、次にリフレッシュ端子Ｒ
ＥＦが非選択になった時は、この出力されているアドレ
スの内容ヲ外部すフレ、シュアドレスカウンタにセット
することにより、メモリＩＣの正常動作を続行させるこ
とが出来る。In the present invention, this refreshable memory I
A function is added to C to output the contents of the internal refresh address counter to the address input terminal when the refresh terminal Rg)- is selected (low level). With this function, when the refresh terminal REF is selected, the refresh address inside the memory IC can be constantly monitored, and then the refresh terminal R
When EF becomes non-selected, normal operation of the memory IC can be continued by setting the content of this output address to the external safe address counter.
第２図は本発明の実施例のプロ、り図である。FIG. 2 is a schematic diagram of an embodiment of the present invention.
同図において、１はりフレッシーアドレスカウンタ、２
Ｖｉ、リフレッシュアドレス出力バッファ、３はアドレ
スバッファ、４Ｖ′ｉデコーダである。この図は、メモ
リＩＣの本発明の説明に必要な部分だけを取出しである
。リフレッシ−制御端子ＲＥＦが選択されているとき、
リフレッシュアドレスカウンタ１はインクリメントされ
、同時にリフレ。In the figure, 1 is a fresh address counter, 2 is a
Vi is a refresh address output buffer, 3 is an address buffer, and 4 is a V'i decoder. In this figure, only the portions of the memory IC necessary for explaining the present invention are extracted. When the refresh control terminal REF is selected,
Refresh address counter 1 is incremented and refreshed at the same time.
シュアドレス出力バッファ２より、アドレスバッファ３
と、アドレス入力端子ＡＯ乃至Ａｔ（第１図でＵＡＯ乃
至Ａ７ ）［出力される。アドレスバッファ３１Ｃ与え
られたアドレス情報はデコーダ４を荊じてり７レツシー
が竹なわれる。一方アドレス入力端子に出力され之アド
レス情報は、外ｆｆ［（ＩＪフレッシュアドレスカウン
タにラッチさせておき、次にリフレッシュ制御端子ＲＥ
Ｆが非選択になりｆｃ時ロウアドレスストロープオンリ
リフレ、シュのスタートアドレスとして力えることが出
来る。address output buffer 2, address buffer 3
and address input terminals AO to At (UAO to A7 in FIG. 1) [are outputted]. The address information given to the address buffer 31C passes through the decoder 4, and seven receipts are output. On the other hand, the address information output to the address input terminal is latched to the external ff[(IJ fresh address counter, and then output to the refresh control terminal RE.
When F becomes unselected, it can be used as the start address for the row address strobe-on-refresh during fc.
これにＬす、ＩＣ内部リフレッシュアドレスカウンタか
ら外部リフレッシュアドレスカウンタによるリフレッシ
−に移る時のりフレッシ一時間のズレをなくすことが出
来る〇
尚、第１図におけるメモリＩＣＩｄ、テユアル・イン・
ライン型のパッケージ分有し、左右１則にはりフレッシ
一端子ＲＥＦ、データイン端子Ｄｉｎ ＋ライトイネー
ブル端子ＷＥ、ロウアドレスストローブ端子ＲＡＳ、カ
ラムアドレスストローブ端子ＣＡＳ。In addition, it is possible to eliminate the one-hour refresh time lag when moving from the IC internal refresh address counter to the external refresh address counter.
It has a line-type package, and has one left and right terminal: REF, data in terminal Din + write enable terminal WE, row address strobe terminal RAS, and column address strobe terminal CAS.
データアウト端子Ｄ アドレス端子Ａ Ｏ、ＡＩ。Data out terminal D Address terminal A O, AI.
ｏｕｔ ゝ
Ａ２．Ａ３．Ａ４．Ａ５．Ａ６．Ａ７．を源端子ｖｅ（
！ ’接地端子ＧＮＤを有している。これら端子に入力
される４５号が高レベルから低レベルＶＣなったときに
機能しうるように設計されている端子は、前記端子のう
ち、リフレッシュ端子ＲＥＦ、ライトイネーブル端子Ｗ
Ｅ 、カラムアドレスストローブ端子ＣＡＳ、ロウア
ドレスストローブ端子■尤ＡＳである。out ゝA2. A3. A4. A5. A6. A7. The source terminal ve(
! 'It has a ground terminal GND. Among the terminals, the terminals designed to function when No. 45 input to these terminals changes from high level to low level VC are the refresh terminal REF and the write enable terminal W.
E, column address strobe terminal CAS, and row address strobe terminal 2 AS.
本発明によれば、以上説明した様に、特にリフレッシュ
機能を持つダイナミ、り型メモリＩＣにおいて、リフレ
ッシュ端子が選択さオしたときＩＣ内部のりフレック、
アドレスカウンタの内容を出力させる機能を持たせるこ
とにより、リフレッシ一端子が選択の時に生じるりフレ
ッシュＦ￥ｊ間の伸長を回避できる。According to the present invention, as described above, especially in a dynamic, linear memory IC having a refresh function, when the refresh terminal is selected, the internal glue flex of the IC,
By providing a function to output the contents of the address counter, it is possible to avoid the expansion between fresh F\j that occurs when a refresh terminal is selected.
第１図は本発明の詳細な説明を容易にするための第】ピ
ンのリフレッシュ機能ヲ持つ６４にビットメモＩＪ Ｉ
Ｃのビン配置ケ示す平面図、第２１図は本発明の実柿
例のメモリＩＣを示すブロック図である。
同図において、１・・・・・・リフレッシュアドレスカ
ウンタ、２・・・・・・リフレッシュアドレス出力バッ
ファ、３・・・・・・アドレスバッファ、４・・・・・
・テコーダ、ＲＥ Ｆ・・・・・・リフレッシュ端子、
１）ｉｒ□ １０．９．データ・イン端子”ｏｕｔ・・
・・・・データアウト端子、ＷＥ・・・・・・ライトイ
ネーブル端子、ＲＡＳ・・・・・・ロウアドレスストロ
ーブ端子、ＣＡＳ・・・・・・カラムアドレスストロ−
プル子、Ｖｏｏ・・・・・・電源端子、ＧＮＩＪ・・・
・・・接地端子、ＡＵ 、ＡＩ 、Ａ２．Ａ３ 、Ａ４
、Ａ５゜Ａ ６ ｅ Ａ ７・・・・・・アドレス１
１，１子。
代理人 弁理士 内 原 １ ′日 ・
第１図
第２図FIG. 1 shows a 64-bit memory IJ having a pin refresh function to facilitate a detailed explanation of the present invention.
FIG. 21 is a block diagram showing a memory IC according to an actual example of the present invention. In the figure, 1...refresh address counter, 2...refresh address output buffer, 3...address buffer, 4...
・Tecoder, REF...Refresh terminal,
1) ir□ 10.9. Data in terminal "out...
...Data out terminal, WE...Write enable terminal, RAS...Row address strobe terminal, CAS...Column address strobe terminal
Pull connector, Voo...Power terminal, GNIJ...
...Ground terminal, AU, AI, A2. A3, A4
, A5゜A 6 e A 7...Address 1
1,1 child. Agent Patent Attorney Uchihara 1' day Figure 1 Figure 2
Claims (1)
意装置篇： ［おいて、リフレッシュアドレスカウンタ
全内蔵し、前記リフレッシュ開側１端子に選択信号が与
えられた場合には前記リフレッシュアドレスカウンタの
内容をアドレス入力端子に出力させ、前配りフレッシュ
ｌｌ１ｌＪ御端子に非選択信号が与えられた場合ＶＣは
前記アドレス入力端子を高抵抗状態にさせる→・段を有
することを特徴とする記憶装置０Refresh control terminal 6 parts 1, 1 dynamic, 2 types
Input device version: [The refresh address counter is fully built-in, and when a selection signal is given to the refresh open side 1 terminal, the contents of the refresh address counter are output to the address input terminal, and the refresh address counter is fully built in. A storage device 0 characterized in that the VC has a stage in which the address input terminal is brought into a high resistance state when a non-selection signal is applied to the terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148976A JPS5938997A (en) | 1982-08-27 | 1982-08-27 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148976A JPS5938997A (en) | 1982-08-27 | 1982-08-27 | Storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938997A true JPS5938997A (en) | 1984-03-03 |
Family
ID=15464886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148976A Pending JPS5938997A (en) | 1982-08-27 | 1982-08-27 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938997A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617533A (en) * | 1984-03-30 | 1986-01-14 | エチユド エ コメルスヤリザスヨン ダパルイユ ヌボウ スペシアウ，エカン | Electric control type storage battery breaker |
| JPH02105389A (en) * | 1988-10-13 | 1990-04-17 | Matsushita Electron Corp | Dynamic memory device |
| EP1751768B1 (en) * | 2004-05-21 | 2016-08-10 | Qualcomm, Incorporated | Method and system for controlling refresh in volatile memories |
-
1982
- 1982-08-27 JP JP57148976A patent/JPS5938997A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617533A (en) * | 1984-03-30 | 1986-01-14 | エチユド エ コメルスヤリザスヨン ダパルイユ ヌボウ スペシアウ，エカン | Electric control type storage battery breaker |
| JPH02105389A (en) * | 1988-10-13 | 1990-04-17 | Matsushita Electron Corp | Dynamic memory device |
| JPH0434233B2 (en) * | 1988-10-13 | 1992-06-05 | Matsushita Electronics Corp | |
| EP1751768B1 (en) * | 2004-05-21 | 2016-08-10 | Qualcomm, Incorporated | Method and system for controlling refresh in volatile memories |
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