CS224271B1 - Zapojení pro číslicové řízení výkonu - Google Patents

Description

Vynález se týká zapojení pro číslicové řízení výkonu, zvláStě většího počtu spotřebičů, např. servomotorů, krokových motorů s interpolací apod.

Dosud se podobná zařízení řešila bu5 hybridními obvody analogově číslicovými nebo sekvenčními logickými obvody, separátně pro každý spotřebič. Ke každému motoru byla.tedy dodávána zvláštní přídavná ovládací zařízení, čímž docházelo k narůstání počtu typů ovládacích zařízení a jejich cena.

Tyto nevýhody odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že výstup oscilátoru je připojen na vstup čítače, přičemž čtvrtý výstup čítače je zapojen na vstup prvního invertujíoího součinového hradla, jehož výstup je zapojen jednak přes první budič na první vodič sběrnice, jednak ne první vstup druhého invertujíoího součinového hradla, jednak na druhý vstup třetího invertujíoího součinového hradla a jednak na třetí vstup čtvrtého invertujícího součinového hradla. Třetí výstup čítače je spojen s druhým vstupem druhého invertujícího součinového hradla, jehož výstup je zapojen jednak přes druhý budič na druhý vodič sběrnice, jednak na první vstup třetího invertujícího součinového hradla a jednak na druhý vstup čtvrtého invertujíoího součinového hradla.

Druhý výstup čítače je spojen s třetím vstupem třetího invertujícího součinového hradla, jehož výstup je zapojen jednak přes třetí budič na třetí vodič sběrnice a jednak na první vstup čtvrtého invertujícího součinového hradla. První výstup čítače je spojen se čtvrtým vstupem čtvrtého invertujícího součinového hradla, jehož výstup je zapojen přes čtvrtý budič na čtvrtý vodič sběrnice.

Jednotlivé vodiče sběrnice jsou spojeny s řídicími vstupy logického obvodu, jehož datové vstupy jsou spojeny s datovými výstupy pevné paměti, obsahující adresové vstupy. Výstup logického obvodu je spojen jednak přes první urychlovací obvod se vstupem prvního spínacího tranzistoru a jednak přes invertor v sérii s druhým urychlovacím obvodem se vstupem druhého spínacího tranzistoru, Zátěž je zapojena mezi kolektory prvního a druhého spínacího tranzistoru a střední vývod zátěže je zapojen na napájecí svorku.

Zapojení podle vynálezu vytváří sběrnicový systém s jednoduchými kombinačními obvody pro řízení každé zátěže, čímž je možno zúžit počet ovládacích obvodů na jeden společný pro vSechny spotřebiče, např. servomotory, krokové motory s interpolací apod.

Na výkresu je znázorněno schéma zapojení pro případ čtyř invertujících součinových hradel. Výstup oscilátoru 1 je připojen na vstup čítače 2_. Čtvrtý výstup D čítače 2 je zapojen na vstup prvního invertujícího součinového hradla 31 . jehož výstup je zapojen jednak přes první budič 41 na první vodič sběrnice j>, jednak na první vstup druhého invertujícího součinového hredla 32. jednak na druhý vstup třetího invertujícího součinového hradla 33 a jednak na třetí vstup čtvrtého invertujícího součinového hradla 34,· Třetí výstup £ čítače 2, je spojen s druhým vstupem druhého invertujícího součinového hradla £2, jehož výstup je zapojen jednak přes druhý budič 42 na druhý vodič sběrnice J5, jednak na první vstup třetího invertujícího součinového hradla 33 a jednak na druhý vstup čtvrtého invertujícího součinového hradla 31Druhý výstup B čítače £ je spojen s třetím vstupem třetího invertujícího součinového hradla 33., jehož výstup je zapojen jednek přes třetí budič 43 na třetí vodič sběrnice £ a jednek na první vstup čtvrtého invertujícího součinového hradla 34. První výstup A čítače £ je spojen se čtvrtým vstupem čtvrtého invertujícího součinového hradla 34 e jeho výstup je zapojen přes čtvrtý budič 44 na čtvrtý vodič sběrnice £. Jednotlivé vodiče sběrnice £ jsou spojeny s řídicími vstupy logického obvodu í3, na jehož datové vstupy jsou přivedeny datové výstupy pevné paměti 2, obsahující adresové vstupy £. Výstup logického obvodu 8 je spojen jednak přes první urychlovací obvod 10 se vstupem, prvního spínacího tranzistoru 41 a jednak přes invertor £ v sérii s druhým urychlovacím obvodem 14 se vstupem druhého spínacího tranzistoru 13.

Mezi kolektory prvního a druhého spínacího tranzistoru 11 . 13 je zapojena zátěž 12. jejíž střední vývod je zepojen na napájecí svorku 20.

Zapojení pracuje takto:

Oscilátor 1 budí cyklicky pracující čítač 2, a jeho výstupní signály D', C', B', A', jsou přivedeny na invertující součinová hradla 31, 32. 33., 34 a budiče 11. 11. 13. 11. přičemž na výstupech budičů jsou signály Yg, Yg, Yg. Y_A, pro něž pletí:

Y_D = D' y_ó = c'Ý_D = c-ĎY_B = B'Y_c?_d = Β'δ'οΤΓ = B'3'Β' ^TA ^a’Vc^?l ^{= Α}*^Β,β· Č^'5'= A'(B'+ Fř, (C' + D')Ď' = a'b'?'ď'

Signály až 2g nejsou ani dva současně rovny logické jednotce a pro střední hodnoty jejich napěťových úrovní platí:

M (Y_D) = 1/2

M (Y_c) = 1/4

Μ (Υ_Β) = 1/8

Μ (Υ_Α) = 1/16, kde napělová úroveň logické jednotky se považuje za jednotkovou. Tudíž střední hodnota napělové úrovně logické kombinace těchto signálů bude rovna lineární kombinaci středních hodnot jejich napělových úrovní.

M ( Y_á) = ik^ M (Yp, kde index ie {a, B, C, d} , k^ jsou logické signály na výstupu pevné paměti ]_ a k'.^ jsou jim přiřazené číselné hodnoty. Zapojení je možno rozšířit na n hradel a rozlišovací schopnost napělové úrovně je 2~ⁿ.

Zapojeni podle vynálezu může být použito pro řízení výkonu např. servomotorů, krokových motorů s interpolací apod. Tohoto zapojení je možno použít např. pro měření rozměrů keramických výrobků pomocí číselníkového úchylkoměru ovládaného krokovým motorem, kde zvětšením počtu kroků krokového motoru umožňuje zvýšení přesnosti měření.

Claims (1)

1. Zapojení pro číslicové řízení výkonu, sestávající z oscilátoru, čítače, invertují cích součinových hradel, invertujících budičů, sběrnice, pevné paměti, logického obvodu, spínacích tranzistorů a zátěže, vyznačené tím, že výstup oscilátoru (1) je připojen na vstup čítače (2), přičemž čtvrtý výstup (D) čítače (2) je zapojen na vstup prvního invertují čího součinového hradla (31), jehož výstup je zapojen jednak přes první budič (41) na první vodič sběrnice (5), jednak na první vstup druhého invertujícího součinového hradla (32), jednak na druhý vstup třetího invertujícího součinového hradle (33) a jednak na třetí vstup čtvrtého invertujícího součinového hradla (34), přičemž třetí výstup (C) čítače (2) je spojen s di-uhým vstupem druhého invertujícího součinového hradla (32), jehož výstup je zapojen jednak přes druhý budič (42) na druhý vodič sběrnice (5), jednak na první vstup třetího invertujícího součinového hradla (33) a jednak na druhý vstup čtvrtého invertujícího součinového hradla (34), přičemž druhý výstup (B) čítače (2) je spojen s třetím vstupem třetího invertujícího součinového hradja (33), jehož výstup je zapojen jednak přes třetí budič (43) na třetí vodič sběrnice (5) a jednak na první vstup čtvrtého invertujícího součinového hradla (34), přičemž první výstup (A) čítače (2) je spojen se čtvrtým vstupem čtvrtého invertujícího součinového hradla (34), jehož výstup je zapojen přes čtvrtý budič (44) na čtvrtý vodič sběrnice (5), přičemž jednotlivé vodiče sběrnice (5) jsou spojeny s řídicími vstupy logického obvodu (8), jehož datové vstupy jsou spojeny s datovými výstupy pevné paměti (7), obsahující adresové vstupy, přičemž výstup logického obvodu (8) je spojen jednak přes první urychlovací obvod (10) se vstupem prvního spínacího tranzistoru (11) a jednak přes invertor (9) v sérii s druhým urychlovacím obvodem (14) se vstupem druhého spínacího tranzistoru (13), přičemž zátěž (12) je zapojena mezi kolektory prvního a druhého spínacího tranzistoru (11, 13), zatímco střední vývod zátěže (12) je zapojen na napájecí svorku (20).