SU1443030A1

SU1443030A1 - Посто нное запоминающее устройство

Info

Publication number: SU1443030A1
Application number: SU874219446A
Authority: SU
Inventors: Алла Ивановна Комарова; Евгений Вячеславович Федоров
Original assignee: Предприятие П/Я В-2969
Priority date: 1987-04-02
Filing date: 1987-04-02
Publication date: 1988-12-07

Abstract

Посто нное запоминающее устройство предназначено дл использовани в области вычислительной техники дл создани БИС ЗУ. Целью изобретени вл етс упрощение устройства за счет уменьшени количества шин программировани . Поставленна задача решаетс тем, что в качестве запоминающего элемента (ЗЭ) используетс НДП-транзистор, и дешифратор строк имеет,пр мые и инверсные вьосоды, что обеспечивает использование ЗЭ как передающего или инвертирующего в зависимости от программируемой информации, , следствием чего вл етс уменьшение количества шин, подводимых к каждому ЗЭ, приблизительно на 40%. 2 ил.

Description

4

4;

со

1U

Изобретение относитс к вычислительной технике и может быть ис пользовано дл построени запоминающих устройств в виде интегральных схем.

Цель изобретени - упрощение устройства за счет сокращени количества шин программировани .

На фиг. 1 приведена схема ПЗУJ на фиг. 2 - схема блока формировани логических функций.

Устройство содержит матрицу 1 из М запоминающих элементов 2, дешифратор 3 строк, имеющий две группы

2

выходов - пр ных 4 и инверсных 5, дешифратор 6 столбцов, коммутатор 7 столбцов, блок 8 формировани логических функций двух переменных, три группы адресньк входов и выход 12.

Блок 8 формировани логических функций от двух переменных содержит, например , два элемента НЕ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и четыре.элемента И 15.

Полный набор логических функций от двух переменных следующий:

Причем функции f, f, f , f,f, f,5- инверсны соответственн

-, функци м

Мб

Eg,

-т

f 14

-8

- (1

В предлагаемом устройстве блок 8 формировани логических функций формирует , например, пр мые функции f ,

fj, з f 11 13 15- .Функционирование предлагаемого ПЗУ основываетс на свойстве запоминающих элементов 2, выполненных на транзисторах , передавать пр мое или инверсное значение функции в зависимости от того, к какому входу запоминающего элемента подключен выход блока 8 формировани логических функций.

Устройство работает следующим образом .

Разр ды кода с адресных входов 9

10поступают соответственно на входы дешифраторов строк 3 и столбцов 6, два разр да кода с адресного входа

11поступают на входы блока В форми- ровани логических функций. При этом происходит выборка запоминающего элемента 2, наход щегос на пересечении строки и столбца матрицы 1, соответствующих поданному на входы 9 и 1 О коду адреса.

У выбранного запоминающего элемента 2 первый вход подключен к одному из выходов 4 дешифратора 3 строк, имеющему при данном коде адреса сое- то ние логической I, либо второй вход подключен к одному из выходов 5 дешифратора 3 строк, имеющему при данном коде адреса состо ние логиче

ского О. При этом на выходе запоминающего элемента 2 формируетс соответственно значение функции, соответствующей выходу блока 8, подключенному к второму входу данного запоминающего элемента 2, либо инверсное значение функции, соответствующей

выходу блока 8, подключенному к первому входу запоминающего элемента 2.

Таким образом, если ,в матрице из М запоминающих элементов 2 необходимо на К з апоминающих элементах программировать значени функций f ,

fi f j 4. g -f 15 5

(M-K) элементах - инверсные значени этих функций, то в первом случае соответствующие выходы блока 8 f, 4 fa, f ,, , f , , f,- подключаютс к вторым входам запоминающих элементов 2, а их первые входы - к соответствующим выходам 4 дешифратора строк, а во втором случае соответствующие выходы блока В f -f , fg, f, , f 13 f,,. подклю чаютс к первым входам запоминающих, элементов 2, а их вторые входы - к соответствующим выходам 5 дешифратора строк.

Технико-экономические преимущества предлагаемого устройства заключаютс в том, что сокращаетс в 2 раза количество шин программировани .

Claims

Формула изобретени

Посто нное запоминающее устройство , содержащее матрицу из М запоминающих элементов, дешифраторы строк и

31/4

столбцов, коммутатор столбцов и блок формировани логических функций двух переменных, причем объединенные по столбцам выходы запоминающих элементов соединены с информационньми входами коммутатора столбцов, адресные входы которого соединены с выходами дешифратора столбцов, выход коммутатора вл етс информационным выходом устройства, входы дешифраторов строк, столбцов и блока формировани логических функций двух переменных вл ютс входами первой, второй и третьей групп адресных входов устройства соответственно, отличающеес тем, что, с целью упро30304

щени устройства, запоминающие элементы матрицы выюлнены на МДП-тран- зисторах, причем затворы К из М запоминающих элементов матрицы соединены .с пр мыми выходами дешифратора строк а стоки - с соответствующими выходами блока формировани логических функций двух переменных, затворы

10 (М-К) запоминающих элементов соединены с выходами блока формировани функций двух переменных, а стоками- с инверсньми выходами дeш iфpaтopa строк, истоки М запоминающих эле15 ментов объединены по столбцам и соединены с информационными входами коммутатора столбцов.

11

h

/

9ц.г.2