CS224271B1

CS224271B1 - Digital operation control circuitry

Info

Publication number: CS224271B1
Application number: CS81881A
Authority: CS
Inventors: Jaroslav Ing Csc Skopek; Josef Ing Borek
Original assignee: Jaroslav Ing Csc Skopek; Josef Ing Borek
Priority date: 1981-02-04
Filing date: 1981-02-04
Publication date: 1984-01-16

Description

Vynález se týká zapojení pro číslicové řízení výkonu, zvláStě většího počtu spotřebičů, např. servomotorů, krokových motorů s interpolací apod.The invention relates to circuitry for numerically controlling power, in particular a plurality of consumers, eg servomotors, stepping motors with interpolation and the like.

Dosud se podobná zařízení řešila bu5 hybridními obvody analogově číslicovými nebo sekvenčními logickými obvody, separátně pro každý spotřebič. Ke každému motoru byla.tedy dodávána zvláštní přídavná ovládací zařízení, čímž docházelo k narůstání počtu typů ovládacích zařízení a jejich cena.Until now, similar devices have been solved by either hybrid circuits with analog-digital or sequential logic circuits, separately for each appliance. Separate control devices were added to each engine, increasing the number of control devices and their cost.

Tyto nevýhody odstraňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že výstup oscilátoru je připojen na vstup čítače, přičemž čtvrtý výstup čítače je zapojen na vstup prvního invertujíoího součinového hradla, jehož výstup je zapojen jednak přes první budič na první vodič sběrnice, jednak ne první vstup druhého invertujíoího součinového hradla, jednak na druhý vstup třetího invertujíoího součinového hradla a jednak na třetí vstup čtvrtého invertujícího součinového hradla. Třetí výstup čítače je spojen s druhým vstupem druhého invertujícího součinového hradla, jehož výstup je zapojen jednak přes druhý budič na druhý vodič sběrnice, jednak na první vstup třetího invertujícího součinového hradla a jednak na druhý vstup čtvrtého invertujíoího součinového hradla.These disadvantages are eliminated by the circuit according to the invention, characterized in that the output of the oscillator is connected to the input of the counter, the fourth output of the counter being connected to the input of the first inverting product gate, the output of which is connected the first input of the second inverting product gate, second to the third input of the third inverting product gate, and the third input of the fourth inverting product gate. The third output of the counter is coupled to the second input of the second inverting product gate, the output of which is connected via a second exciter to a second bus conductor, to the first input of the third inverting product gate, and to the second input of the fourth inverting product gate.

Druhý výstup čítače je spojen s třetím vstupem třetího invertujícího součinového hradla, jehož výstup je zapojen jednak přes třetí budič na třetí vodič sběrnice a jednak na první vstup čtvrtého invertujícího součinového hradla. První výstup čítače je spojen se čtvrtým vstupem čtvrtého invertujícího součinového hradla, jehož výstup je zapojen přes čtvrtý budič na čtvrtý vodič sběrnice.The second output of the counter is connected to the third input of the third inverting product gate, the output of which is connected via a third exciter to the third bus conductor and to the first input of the fourth inverting product gate. The first output of the counter is coupled to the fourth input of the fourth inverting product gate, the output of which is connected via a fourth exciter to a fourth bus conductor.

Jednotlivé vodiče sběrnice jsou spojeny s řídicími vstupy logického obvodu, jehož datové vstupy jsou spojeny s datovými výstupy pevné paměti, obsahující adresové vstupy. Výstup logického obvodu je spojen jednak přes první urychlovací obvod se vstupem prvního spínacího tranzistoru a jednak přes invertor v sérii s druhým urychlovacím obvodem se vstupem druhého spínacího tranzistoru, Zátěž je zapojena mezi kolektory prvního a druhého spínacího tranzistoru a střední vývod zátěže je zapojen na napájecí svorku.The individual bus conductors are connected to the control inputs of a logic circuit whose data inputs are connected to the data outputs of the fixed memory containing address inputs. The output of the logic circuit is connected through the first acceleration circuit to the input of the first switching transistor and through the inverter in series with the second acceleration circuit to the input of the second switching transistor. The load is connected between collectors of the first and second switching transistor. .

Zapojení podle vynálezu vytváří sběrnicový systém s jednoduchými kombinačními obvody pro řízení každé zátěže, čímž je možno zúžit počet ovládacích obvodů na jeden společný pro vSechny spotřebiče, např. servomotory, krokové motory s interpolací apod.The circuit according to the invention provides a bus system with simple combination circuits for controlling each load, thereby reducing the number of control circuits to one common to all appliances, eg servomotors, stepping motors with interpolation, and the like.

Na výkresu je znázorněno schéma zapojení pro případ čtyř invertujících součinových hradel. Výstup oscilátoru 1 je připojen na vstup čítače 2_. Čtvrtý výstup D čítače 2 je zapojen na vstup prvního invertujícího součinového hradla 31 . jehož výstup je zapojen jednak přes první budič 41 na první vodič sběrnice j>, jednak na první vstup druhého invertujícího součinového hredla 32. jednak na druhý vstup třetího invertujícího součinového hradla 33 a jednak na třetí vstup čtvrtého invertujícího součinového hradla 34,· Třetí výstup £ čítače 2, je spojen s druhým vstupem druhého invertujícího součinového hradla £2, jehož výstup je zapojen jednak přes druhý budič 42 na druhý vodič sběrnice J5, jednak na první vstup třetího invertujícího součinového hradla 33 a jednak na druhý vstup čtvrtého invertujícího součinového hradla 31Druhý výstup B čítače £ je spojen s třetím vstupem třetího invertujícího součinového hradla 33., jehož výstup je zapojen jednek přes třetí budič 43 na třetí vodič sběrnice £ a jednek na první vstup čtvrtého invertujícího součinového hradla 34. První výstup A čítače £ je spojen se čtvrtým vstupem čtvrtého invertujícího součinového hradla 34 e jeho výstup je zapojen přes čtvrtý budič 44 na čtvrtý vodič sběrnice £. Jednotlivé vodiče sběrnice £ jsou spojeny s řídicími vstupy logického obvodu í3, na jehož datové vstupy jsou přivedeny datové výstupy pevné paměti 2, obsahující adresové vstupy £. Výstup logického obvodu 8 je spojen jednak přes první urychlovací obvod 10 se vstupem, prvního spínacího tranzistoru 41 a jednak přes invertor £ v sérii s druhým urychlovacím obvodem 14 se vstupem druhého spínacího tranzistoru 13.The drawing shows the circuit diagram for four inverting product gates. The output of the oscillator 1 is connected to the input of the counter 2. The fourth output D of counter 2 is connected to the input of the first inverting product gate 31. the output of which is connected via the first driver 41 to the first bus conductor 41, to the first input of the second inverting product gate 32, and to the second input of the third inverting product gate 33, and to the third input of the fourth inverting product gate 34, counter 2 is connected to the second input of the second inverting product gate 32, the output of which is connected via the second exciter 42 to the second bus conductor J5, on the other, to the first input of the third inverting product gate 33 and Counter B is connected to the third input of the third inverting product gate 33, the output of which is connected via the third exciter 43 to the third bus conductor and the unit to the first input of the fourth inverting product gate 34. The first output A of the counter is connected to the fourth input. Thu. and its output is connected via a fourth exciter 44 to a fourth bus conductor. The individual wires of the bus 8 are connected to the control inputs of the logic circuit 13, to whose data inputs the data outputs of the fixed memory 2 containing the address inputs 6 are connected. The output of the logic circuit 8 is connected via the first acceleration circuit 10 to the input of the first switching transistor 41 and through the inverter 8 in series with the second acceleration circuit 14 to the input of the second switching transistor 13.

Mezi kolektory prvního a druhého spínacího tranzistoru 11 . 13 je zapojena zátěž 12. jejíž střední vývod je zepojen na napájecí svorku 20.Between collectors of first and second switching transistor 11. 13, a load 12 is connected, the middle terminal of which is connected to the power terminal 20.

Zapojení pracuje takto:The wiring works as follows:

Oscilátor 1 budí cyklicky pracující čítač 2, a jeho výstupní signály D', C', B', A', jsou přivedeny na invertující součinová hradla 31, 32. 33., 34 a budiče 11. 11. 13. 11. přičemž na výstupech budičů jsou signály Yg, Yg, Yg. Y_A, pro něž pletí:Oscillator 1 drives a cyclically operating counter 2, and its output signals D ', C', B ', A' are applied to inverting product gates 31, 32, 33, 34 and drivers 11, 11, 13, the exciter outputs are Yg, Yg, Yg signals. Y _A for which we skin:

Y_D = D' y_ó = c'Ý_D = c-ĎY_B = B'Y_c?_d = Β'δ'οΤΓ = B'3'Β' ^TA ^a’Vc^?l ^{= Α}*^Β,β· Č^'5'= A'(B'+ Fř, (C' + D')Ď' = a'b'?'ď'Y _D = D 'y _o = c'Y _D = c-YY _B = B'Y _c ? _d = Β'δ'οΤΓ = B'3'Β ' ^T A ^and ' Vc ^? l ^{= Α} * ^{Β, β} · C ^ '5' = A '(B' + Fr, (C '+ D') '' = a'b '''ï'

Signály až 2g nejsou ani dva současně rovny logické jednotce a pro střední hodnoty jejich napěťových úrovní platí:Signals up to 2g are not even two logical units at the same time, and the mean values of their voltage levels are:

M (Y_D) = 1/2M (Y _D ) = 1/2

M (Y_c) = 1/4M (Y _c ) = 1/4

Μ (Υ_Β) = 1/8Μ (Υ _Β ) = 1/8

Μ (Υ_Α) = 1/16, kde napělová úroveň logické jednotky se považuje za jednotkovou. Tudíž střední hodnota napělové úrovně logické kombinace těchto signálů bude rovna lineární kombinaci středních hodnot jejich napělových úrovní.Μ (Υ _Α ) = 1/16, where the logical unit voltage level is considered to be unit level. Thus, the mean voltage level of the logic combination of these signals will be equal to the linear combination of the mean values of their voltage levels.

M ( Y_á) = ik^ M (Yp, kde index ie {a, B, C, d} , k^ jsou logické signály na výstupu pevné paměti ]_ a k'.^ jsou jim přiřazené číselné hodnoty. Zapojení je možno rozšířit na n hradel a rozlišovací schopnost napělové úrovně je 2~ⁿ.M (Y _á ) = ik ^ M (Yp, where index ie {a, B, C, d}, k ^ are logical signals at the fixed memory output] _ and k '. ^ Are assigned numerical values. extend to n gates and the resolution level of the voltage level is 2 ~ ⁿ .

Zapojeni podle vynálezu může být použito pro řízení výkonu např. servomotorů, krokových motorů s interpolací apod. Tohoto zapojení je možno použít např. pro měření rozměrů keramických výrobků pomocí číselníkového úchylkoměru ovládaného krokovým motorem, kde zvětšením počtu kroků krokového motoru umožňuje zvýšení přesnosti měření.The circuit according to the invention can be used to control the power of, for example, servomotors, stepping motors with interpolation, and the like. This circuit can be used, for example, to measure the dimensions of ceramic products using a stepping motor operated dial indicator.

Claims

Numeric power control wiring consisting of an oscillator, counter, inverting product gates, inverting drivers, bus, fixed memory, logic circuit, switching transistors and load, characterized in that the output of the oscillator (1) is connected to the counter input (2) wherein the fourth output (D) of the counter (2) is connected to the input of the first inverting product gate (31), the output of which is connected via the first driver (41) to the first bus conductor (5) and to the first input of the second inverting product the second input (C) of the counter (2) is connected to the di-input of the second inverting product gate (33) and the third input of the fourth inverting product gate (34), the third output (C) of the counter (2) being connected to (32), the output of which is connected via the second driver (42) to the second bus conductor (5) and to the first input t and the second output (B) of the counter (2) is connected to a third input of the third inverting product gate (33), the output of which is connected via a third an exciter (43) to the third bus conductor (5) and to the first input of the fourth inverting product gate (34), the first output (A) of the counter (2) being connected to the fourth input of the fourth inverting product gate (34) whose output is connected via a fourth driver (44) to a fourth bus conductor (5), the individual bus conductors (5) being connected to the control inputs of a logic circuit (8), the data inputs of which are connected to data outputs of the fixed memory (7) containing address inputs wherein the output of the logic circuit (8) is connected via the first acceleration circuit (10) to the input of the first switching transistor (11) and and via an inverter (9) in series with the second acceleration circuit (14) with the input of the second switching transistor (13), the load (12) being connected between the collectors of the first and second switching transistors (11, 13), ) is connected to the power terminal (20).