SU1573458A2 - Addressing device - Google Patents

Addressing device Download PDF

Info

Publication number
SU1573458A2
SU1573458A2 SU884487231A SU4487231A SU1573458A2 SU 1573458 A2 SU1573458 A2 SU 1573458A2 SU 884487231 A SU884487231 A SU 884487231A SU 4487231 A SU4487231 A SU 4487231A SU 1573458 A2 SU1573458 A2 SU 1573458A2
Authority
SU
USSR - Soviet Union
Prior art keywords
group
address
physical
logical
output
Prior art date
Application number
SU884487231A
Other languages
Russian (ru)
Unknown language (xx)
Inventor
Николай Григорьевич Пархоменко
Владимир Юрьевич Лозбенев
Владимир Григорьевич Черняев
Сергей Викторович Козелков
Original Assignee
Войсковая Часть 32103
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая Часть 32103 filed Critical Войсковая Часть 32103
Priority to SU884487231A priority Critical patent/SU1573458A2/en
Application granted granted Critical
Publication of SU1573458A2 publication Critical patent/SU1573458A2/en

Links

Images

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в качестве модул дл аппаратного взаимного преобразовани логических и физических адресов любых функционально законченных блоков (процессоров, блоков пам ти и т.д.). The invention relates to automation and computer engineering and can be used as a hardware module for mutual conversion of logical and physical addresses of any functionally complete units (processors, memory units, etc.). Целью изобретени вл етс расширение функциональных возможностей устройства и области его применени за счет обратного преобразовани физического адреса блока в его логический адрес. The aim of the invention is to expand the functionality of the device and its application field due to the inverse transform physical block address into the logical address. Устройство содержит группу переключателей 1-3 логического адреса, регистр 4 логического адреса, дешифратор 5 логического адреса, первую группу элементов 6 и 7 ИЛИ, блоки 8 и 9 коммутации первой, второй группы, шифратор 11 физического адреса, регистр 13 физического адреса, дешифратор 14 физического адреса, вторую группу элементов 15 и 16 ИЛИ, шифратор 17 логического адреса. The apparatus comprises group switches 1-3 logical address, the logical address register 4, decoder 5, a logical address, a first group of elements 6 and OR 7, blocks 8 and 9, the first switching, second group, encoder 11 physical address, a physical address register 13, decoder 14 physical address, a second group of elements 15 and OR 16, encoder 17 logical address. Введение регистра 13, дешифратора 14, шифраторов 11, 17 и изменение конструкции блоков коммутации позвол ет осуществл ть как преобразование логического адреса в физический, так и наоборот, причем пр мое и обратное преобразовани могут происходить одновременно и независимо друг от друга. Introduction of register 13, decoder 14, encoders 11, 17 and redesign switching units allows for both the conversion of logical addresses to physical addresses and vice versa, the direct and inverse transformation can occur simultaneously and independently of each other. 3 ил. 3 yl.

Description

Сл Goodies

1 one

со with

Јъ Ј

СЛ SL

00 00

м m

вл етс расширение функциональных боэможностей устройства и области его Применени за счет обратного преобразовани физического адреса блока в это логический адрес. is boemozhnostey functional expansion device and its application field due to the inverse transform physical block addresses in a logical address. Устройство содержит группу переключателей 1-3 ло- гического адреса, регистр 4 логического адреса, дешифратор 5 логического адреса, первую группу элементов ИЛИ 6 и 7, блоки 8 и 9 коммутации первой, второй групп, шифратор 11 физического адреса, регистр 13 физического адИзобретение относитс к автоматике j вычислительной технике, может быть использовано в качестве модул дл {аппаратного взаимного преобразовани Логических и физических адресов любых функционально законченных блоков (процессоров, блоков пам ти и т.д.) и вл етс усовершенствованием устро The apparatus comprises group switches 1-3 logical address, the logical address register 4, decoder 5, a logical address, a first element group OR 6 and 7, the blocks 8 and 9, the first switching, second groups, encoder 11 physical address register 13 relates physical adIzobretenie j to the automation computer technology, can be used as a modulator for converting reciprocal {hardware logical and physical addresses of any functionally complete units (processors, memory units, etc.) and is an improvement ustro ства по авт. ARISING UNDER author. св. communication. № 1388877. Number 1388877.

Целью изобретени вл етс расширение функциональных возможностей и области применени устройства за счет обратного преобразовани физического адреса блока в его логический адрес, The aim of the invention is to expand the functionality of the field devices and application due to reverse converting the physical block addresses in its logical address,

На фиг.1 представлена функциональ- на схема устройства дл трех блоков на фиг.2 и 3 - функциональные схемы элементов коммутации первой и второй групп соответственно. 1 is a functional diagram of apparatus for the three blocks in Figures 2 and 3 - functional circuit switching elements of the first and second groups, respectively.

Устройство содержит группу пере- , ключателей 1-3, регистр 4 логического адреса, дешифратор 5 логического адреса, первую группу элементов ИЛИ 6 и 7, блоки 8 и 9 коммутации первой и второй группы, вход 10 логического адреса устройства, шифратор 11 физического адреса, выход 12 физического адреса устройства, регистр 13 физического адреса и дешифратор 14 физического адреса устройства, вторую группу элементов ИЛИ 15 и 16, шифратор 17, выход 18 логического адреса устройства, вход 19. The apparatus comprises a revised group breakers 1-3, logical address register 4, decoder 5, a logical address, a first element group OR 6 and 7, the blocks 8 and 9, switching the first and second groups, the input 10 a logical device address, the physical address encoder 11, yield 12 physical device address, physical address register 13 and decoder 14, a physical device address, the second element group 15 and OR 16, encoder 17, the output 18 of the logical device address, the input 19.

Устройство работает следующим образом . The apparatus operates as follows.

Блок 8 коммутации (фиг.2) реализует логические функции , , , где G,H,0,K,L,P - сигналы на первом, втором, третьем входах и выходах блока 8 коммутации первой группы соответственно. The switching unit 8 (Figure 2) implements the logic function, wherein G, H, 0, K, L, P - signals on the first, second, third inputs and outputs of the switching unit 8 of the first group, respectively.

реса, дешифратор 14 физического адреса s вторую группу элементов ИЛИ 15 и 16, шифратор 17 логического адреса. rez, decoder 14 s physical address or a second group of elements 15 and 16, encoder 17 logical address. Введение регистра 13, дешифратора 14, шифраторов 11, 17 и изменение конструкции блоков коммутации позвол ет осуществл ть как преобразование логического адреса в физический, так и наоборот, причем пр мое и обратное преобразовани могут происходить одновременно и независимо друг от друга. Introduction of register 13, decoder 14, encoders 11, 17 and redesign switching units allows for both the conversion of logical addresses to physical addresses and vice versa, the direct and inverse transformation can occur simultaneously and independently of each other. 3 ил. 3 yl.

0 0

5 five

0 0

5 five

0 0

5 five

0 0

5 five

Блок 9 коммутации (фиг.З) реализует функции , , и , где A,C,B,M,D,E,F,N -сигналы на первом - четвертом входах и первом - четвертом выходах блока 9 коммутации второй группы соответственно Switching unit 9 (fig.Z) implements functions, and where A, C, B, M, D, E, F, N -alert signals at the first - fourth inputs and first - fourth switching unit 9 outputs the second group, respectively

Сразу же после подачи питани начинаетс сеанс коммутации в матрице блоков 8(9) в соответствии с сигналами переключателей - 1 -3. Immediately after the power supply starts the switching session in the matrix blocks 8 (9) in accordance with switch signals - 1 -3. Сигнал высокого уровн (ВУ) на выходе переключателей 1-3 соответствует состо нию Блок включен /исправен , сигнал низкого уровн (НУ) - состо нию Блок выключен/неисправен. a high level signal (RD) output switches 1-3 corresponds to state of the unit is turned on / OK, the low level signal (HY) - state of the unit off / defective.

После завершени переходных процессов в матрице блоков 8(9) коммутации устройство готово к работе в режиме взаимопреобразовани логического и физического адресов. After completion of the transients in the matrix blocks 8 (9) switching the device is ready for operation in the reciprocal operation of the logical and physical addresses. При этом логический адрес j всегда св зываетс с таким физическим адресом i, который соответствует j-му функциональному блоку из числа неотключен- ных/исправных блоков и наоборот (т.е. соответствие между пол ми логических и физических адресов дл данного распределени флагов годности, заданного переключател ми 1-3, вл етс взаимно однозначными). Thus the logical address j always communicates with the physical address i, which corresponds to the j-th function block from among neotklyuchen- ed / serviceable units and vice versa (i.e., correspondence between the fields of the logical and physical addresses for a given distribution of validity flags, preset switches 1-3, is bijective).

Например, пусть переключатель 1 находитс в положении НУ, а переключатели 2 и 3 - в положении -БУ. For example, suppose that the switch 1 is in position NU, and the switches 2 and 3 - in the position -BU. Тогда логический адрес 1 на выходе 10 соответствует физическому адресу 2 на выходе 12, а физический адрес 3 на входе 19 соответствует логическому адресу 2 на выходе 18. Причем преобразовани логических адресов в физические и обратно происход т совершенно независимо друг от друга, Then, logical address 1 at the output 10 corresponds to the physical address 2 at the outlet 12, and the physical address 3 at the input 19 corresponds to the logical address 2 at the outlet 18. Moreover, converting logical addresses into physical addresses and vice versa occur entirely independently of each other,

5 five

что позвол ет, не прерыва обращени к исправному блоку (при преобразовании логического адреса в физический), узнавать, например, какому логическому адресу соответствует информаци в блоке пам ти с определенным физическим адресом. which allows no interruption handling to a working unit (when converting a logical address into a physical), recognizing, for example, which logical address corresponds to the information in the memory with a specific physical location.

Claims (1)

  1. Формула изобретени The claims
    Устройство дл адресации по авт. An apparatus for addressing by the authors. св. communication. № 1388877, отличающеес тем, что, с целью расширени функциональных возможностей и области применени устройства за счет обратного преобразовани физического адреса блока в его логический адрес, в него введены шифратор физического адреса, регистр физического адреса, дешифратор физического адреса, втора группа элементов ИЛИ, шифратор логического адреса, причем информационны вход регистра физического адреса вл етс входом физического адреса устройства , выход регистра физического адреса соединен с входом дешифратора № 1388877, characterized in that, in order to expand the functionality and field device applications due to inverse transform the physical block address into the logical address, it introduced encryptor physical address register physical address decoder of the physical address, the second element group OR, encoder logical address, the data inputs of the register physical address is input to the physical device address, a physical address register output is connected to the input of decoder
    н n
    10 ten
    15 15
    20 20
    физическою адреса, j-й выход дешифратора физического адреса соединен с третьими входами блоков коммутации первой группы и четвертыми входами блоков коммутации второй группы j-й строки матрицы, третьи выходы блоков коммутации первой группы и четвертые выходы блоков коммутации второй группы каждого столбца матрицы, кроме последнего, соединены с входами соответствующих -элементов ИЛИ второй группы, выходы элементов ИЛИ второй группы и третий выход блока коммутации первой группы последнего столбца матрицы соединены с соответствующими вхо Physical addresses, j-th output of the decoder physical address coupled to the third inputs of the switching unit of the first group and fourth inputs of switching blocks of the second group of j-th matrix row, third outputs of the switching unit of the first group and fourth outputs of switching blocks of the second group of each column of the matrix except the last are connected to respective inputs of OR-elements of the second group, the outputs of OR elements of the second group and the third output switch unit of the first group of the last column of the matrix are connected to respective WMOs ами шифратора логического адреса, выход которого вл етс выходом логического адреса устройства, выходы элементов ИЛИ первой группы и первый выход блока коммутации первой группы первого столбца матрицы соединены с соответствующими входами шифратора физического адреса, выход которого 25. вл етс выходом физического адреса устройства. s logical address encoder, whose output is the output of logical device addresses, OR element outputs the first group and the first output of the first group of switching matrices of the first column block are connected to corresponding inputs of the encoder of the physical address, the output of which is output 25. The physical device addresses.
    Ь b
    Фиг. FIG. 1 one
    М M
    о about
    & &
    I I
    TS.J TS.J
    Фиг. FIG. З W
    В AT
    D D
    / y
    F F
SU884487231A 1988-09-26 1988-09-26 Addressing device SU1573458A2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884487231A SU1573458A2 (en) 1988-09-26 1988-09-26 Addressing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884487231A SU1573458A2 (en) 1988-09-26 1988-09-26 Addressing device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1388877 Addition

Publications (1)

Publication Number Publication Date
SU1573458A2 true SU1573458A2 (en) 1990-06-23

Family

ID=21401234

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884487231A SU1573458A2 (en) 1988-09-26 1988-09-26 Addressing device

Country Status (1)

Country Link
SU (1) SU1573458A2 (en)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7681057B2 (en) 2001-09-28 2010-03-16 Lexar Media, Inc. Power management of non-volatile memory systems
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US7734862B2 (en) 2000-07-21 2010-06-08 Lexar Media, Inc. Block management for mass storage
US7743290B2 (en) 2004-08-27 2010-06-22 Lexar Media, Inc. Status of overall health of nonvolatile memory
US7774576B2 (en) 1995-07-31 2010-08-10 Lexar Media, Inc. Direct logical block addressing flash memory mass storage architecture
US7865659B2 (en) 2004-04-30 2011-01-04 Micron Technology, Inc. Removable storage device
US7908426B2 (en) 1995-07-31 2011-03-15 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US7917709B2 (en) 2001-09-28 2011-03-29 Lexar Media, Inc. Memory system for data storage and retrieval
US7944762B2 (en) 2001-09-28 2011-05-17 Micron Technology, Inc. Non-volatile memory control
US7949822B2 (en) 2004-08-27 2011-05-24 Micron Technology, Inc. Storage capacity status
US8078797B2 (en) 1995-07-31 2011-12-13 Micron Technology, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US8166488B2 (en) 2002-02-22 2012-04-24 Micron Technology, Inc. Methods of directly accessing a mass storage data device
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US8386695B2 (en) 2001-09-28 2013-02-26 Micron Technology, Inc. Methods and apparatus for writing data to non-volatile memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 1388877, кл. G 06 *

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8032694B2 (en) 1995-07-31 2011-10-04 Micron Technology, Inc. Direct logical block addressing flash memory mass storage architecture
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US8078797B2 (en) 1995-07-31 2011-12-13 Micron Technology, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US8397019B2 (en) 1995-07-31 2013-03-12 Micron Technology, Inc. Memory for accessing multiple sectors of information substantially concurrently
US7774576B2 (en) 1995-07-31 2010-08-10 Lexar Media, Inc. Direct logical block addressing flash memory mass storage architecture
US9026721B2 (en) 1995-07-31 2015-05-05 Micron Technology, Inc. Managing defective areas of memory
US7908426B2 (en) 1995-07-31 2011-03-15 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US8554985B2 (en) 1995-07-31 2013-10-08 Micron Technology, Inc. Memory block identified by group of logical block addresses, storage device with movable sectors, and methods
US8793430B2 (en) 1995-07-31 2014-07-29 Micron Technology, Inc. Electronic system having memory with a physical block having a sector storing data and indicating a move status of another sector of the physical block
US7734862B2 (en) 2000-07-21 2010-06-08 Lexar Media, Inc. Block management for mass storage
US8019932B2 (en) 2000-07-21 2011-09-13 Micron Technology, Inc. Block management for mass storage
US8250294B2 (en) 2000-07-21 2012-08-21 Micron Technology, Inc. Block management for mass storage
US7944762B2 (en) 2001-09-28 2011-05-17 Micron Technology, Inc. Non-volatile memory control
US8694722B2 (en) 2001-09-28 2014-04-08 Micron Technology, Inc. Memory systems
US8135925B2 (en) 2001-09-28 2012-03-13 Micron Technology, Inc. Methods of operating a memory system
US7917709B2 (en) 2001-09-28 2011-03-29 Lexar Media, Inc. Memory system for data storage and retrieval
US9032134B2 (en) 2001-09-28 2015-05-12 Micron Technology, Inc. Methods of operating a memory system that include outputting a data pattern from a sector allocation table to a host if a logical sector is indicated as being erased
US9489301B2 (en) 2001-09-28 2016-11-08 Micron Technology, Inc. Memory systems
US8208322B2 (en) 2001-09-28 2012-06-26 Micron Technology, Inc. Non-volatile memory control
US8386695B2 (en) 2001-09-28 2013-02-26 Micron Technology, Inc. Methods and apparatus for writing data to non-volatile memory
US7681057B2 (en) 2001-09-28 2010-03-16 Lexar Media, Inc. Power management of non-volatile memory systems
US9213606B2 (en) 2002-02-22 2015-12-15 Micron Technology, Inc. Image rescue
US8166488B2 (en) 2002-02-22 2012-04-24 Micron Technology, Inc. Methods of directly accessing a mass storage data device
US8090886B2 (en) 2004-04-20 2012-01-03 Micron Technology, Inc. Direct secondary device interface by a host
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US8316165B2 (en) 2004-04-20 2012-11-20 Micron Technology, Inc. Direct secondary device interface by a host
US10049207B2 (en) 2004-04-30 2018-08-14 Micron Technology, Inc. Methods of operating storage systems including encrypting a key salt
US8612671B2 (en) 2004-04-30 2013-12-17 Micron Technology, Inc. Removable devices
US7865659B2 (en) 2004-04-30 2011-01-04 Micron Technology, Inc. Removable storage device
US8151041B2 (en) 2004-04-30 2012-04-03 Micron Technology, Inc. Removable storage device
US9576154B2 (en) 2004-04-30 2017-02-21 Micron Technology, Inc. Methods of operating storage systems including using a key to determine whether a password can be changed
US7743290B2 (en) 2004-08-27 2010-06-22 Lexar Media, Inc. Status of overall health of nonvolatile memory
US8296545B2 (en) 2004-08-27 2012-10-23 Micron Technology, Inc. Storage capacity status
US7949822B2 (en) 2004-08-27 2011-05-24 Micron Technology, Inc. Storage capacity status

Similar Documents

Publication Publication Date Title
SU1420601A1 (en) Computing system
JPH03171499A (en) Memory device
SE8001183L (en) Databehandlingsanleggning
JPH04227557A (en) Bus system for information processing unit
EP0382184A3 (en) Circuit for testability
KR920007358A (en) Method for converting a digital conversion system and the analog signal into a digital signal, the analog
GB1491823A (en) Time stages for pcm tdm switching networks
SU1686449A2 (en) Addressing device
JPS61210477A (en) Vector type association memory system
KR950001522A (en) Systems and methods for pseudo-random scan which improve the performance of a system comprising a multi-driver bus
US4202042A (en) Digital to analog interface for simultaneous analog outputs
US5913075A (en) High speed communication between high cycle rate electronic devices using a low cycle rate bus
SE7811628A (en) Digital Memory Addressing System
KR950010618A (en) Sampling Rate Conversion System
KR900003565B1 (en) Booth conversion circuits
SU1718237A1 (en) Analog signal separator
JPS62260444A (en) Two-way elastsic storage circuit
JPS5478926A (en) Digital set circuit
JPS63204387A (en) Ic card
EP0257490A3 (en) Keyboard input unit for a data processing facility
SE7908640L (en) Tidsmultiplexstromstellarkrets
SU1624449A1 (en) Device for connecting data sources to a common bus
US3241118A (en) Flow table logic
SU1515172A1 (en) Device for interfacing two processors common memory
JPS641050A (en) Computer system provided with byte order conversion mechanism