CS219486B1

CS219486B1 - Connection of the control collector of the microprocessor control system for the machine tools

Info

Publication number: CS219486B1
Application number: CS146680A
Authority: CS
Inventors: Petr Bloch; Milan Klimes; Frantisek Trojak
Original assignee: Petr Bloch; Milan Klimes; Frantisek Trojak
Priority date: 1980-03-03
Filing date: 1980-03-03
Publication date: 1983-03-25

Description

Vynález se týká zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje.BACKGROUND OF THE INVENTION 1. Field of the Invention The invention relates to a control bus connection for a microprocessor control system for machine tools.

U stávajících mikroprocesorových řídicích systémů se v podstatě všechny operace skládají z přenosu dat mezi mikroprocesorem a řízenou jednotkou, kterou může být paměť dat, paměť programu nebo blok periferií. Signály řídicí přenos musí zajistit tyto požadavky: rozlišení cyklu čtení a zápisu, určení časové platnosti adres a dat na adresové a datové sběrnici, rozlišení vyslané adresy pro paměť a periferii.In existing microprocessor control systems, essentially all operations consist of transferring data between the microprocessor and the controlled unit, which may be data memory, program memory, or peripheral block. The transmission control signals must provide the following requirements: read / write cycle resolution, determination of the time and validity of addresses and data on the address and data bus, resolution of the transmitted address for memory and peripheral.

Realizace těchto požadavků řídicími signály se u 'jednotlivých typů mikroprocesorů liší, například u jednoho z nejrozšířenějších typů mikroprocesorů I 8080 A se používá čtyř řídicích signálů, a to čtení z paměti, zápisu do paměti, čtení z periferie, zápisu do periferie.The realization of these requirements by control signals varies from one type of microprocessor to another, for example, one of the most widespread types of I 8080 A microprocessors use four control signals, namely, read from memory, write to memory, read from peripheral, write to peripheral.

Uvedený soubor řídicích signálů je nevýhodný pro pomalejší paměti a periferie, které vyžadují zpomalení funkce mikroprocesoru pomocí blokovacího signálu vyslaného adresovanou pamětí nebo periferií. Pro generaci potřebného blokovacího signálu jsou uvedené čtyři řídicí signály k dispozici příliš pozdě. Kromě toho jsou tyto řídicí signály nevýhodné pro paměti dat se vstupními paměťovými obvody pro dynamický zá2 pis vyslané adresy, neboť při řízení přenosu těmito signály dochází k časovým ztrátám.Said set of control signals is disadvantageous for slower memories and peripherals that require the microprocessor to slow down by means of a blocking signal sent by the addressed memory or peripherals. The four control signals are too late to generate the required interlock signal. In addition, these control signals are disadvantageous for data memories with input memory circuits for dynamic recording of the transmitted address, since time loss occurs in the control of transmission by these signals.

Uvedené nevýhody odstraňuje zapojení řídicí sběrnice mikroprocesorového řídicího' systému pro obráběcí stroje podle vynálezu tím, že generuje řídicí signály tohoto typu: platná adresa paměti, platná adresa periferie, platná data, čtecí nebo zápisový cyklus.These drawbacks eliminate the control bus circuit of the microprocessor control system for machine tools according to the invention by generating control signals of the following type: valid memory address, valid peripheral address, valid data, read or write cycle.

Podstata zapojení podle vynálezu spočívá v tom, že řídicí vstup mikroprocesoru je spojen s výstupem kanálu řídicích informací generátoru synchronizačních impulsů a výstup informace o odstavení mikroprocesoru z činnosti je spojen s prvním vstupem obvodu zpracování informace o odstavení mikroprocesoru z řízení přenosu. Datový průchod mikroprocesoru je spojen datovou sběrnicí jednak s datovým průchodem paměti dat, paměti programu a bloku periferií a jednak se vstupem dekodéru cyklu čtení nebo zápisu, dekodéru přenosového' cyklu paměti a dekodéru přenosového cyklu periferie, přičemž výstup kanálu informace o obě platnosti dat mikroprocesoru je spojen se vstupem obvodu zpracování informace o době platnosti dat. Adresový výstup mikroprocesoru je spojen adresovou sběrnicí s adresovými vstupy paměti dat, paměť programu a bloku periferií, výstup obvodu zpracování informace o době platnosti dat jeThe principle of the invention is that the microprocessor control input is coupled to the sync pulse generator control information channel output and the microprocessor shutdown information output is coupled to the first input of the microprocessor shutdown information processing circuit from the transmission control. The microprocessor data pass is coupled to the data bus, the data memory, program memory, and peripheral block data pass, and the read / write cycle decoder, memory transfer cycle decoder, and peripheral transfer cycle decoder input, both microprocessor data validation channel information being connected to the input of the data processing time information circuit. The address output of the microprocessor is connected via the address bus to the address inputs of the data memory, the program memory and the peripheral block, the output of the data validity information processing circuit is

219 48 6 spojen jak s prvním vstupem nulovacího obvodu, tak se signálovým vstupem prvního hradla, jehož hradící vstup je spojen jednak s hradícími vstupy druhého, třetího a čtvrtého hradla a rovněž s výstupem obvodu 'Zpracování informace o odstavení procesoru z činnosti.219 48 6 is connected to both the first input of the reset circuit and the signal input of the first gate, the input of which is coupled to the input of the second, third and fourth gates and the output of the processor shutdown information processing.

Výstup prvního hradla je spojen s prvními řídicími vstupy paměti dat, paměti programů a bloku periferií, přičemž výstup dekodéru cyklu čtení nebo zápisu je spojen s přípravným vstupem prvního paměťového obvodu, jehož spouštěcí vstup je spojen jednak se spouštěcími vstupy druhého a třetího paměťového obvodu a jednak se synchronizačním výstupem generátoru synchronizačních impulsů. Výstup prvního paměťového obvodu je spojen se signálovým vstupem druhého hradla, jehož výstup je spojen s druhými řídicími vstupy paměti dat, paměti programu a bloku periferií a výstup dekodéru přenosového cyklu paměti je spojen s přípravným vstupem druhého paměťového obvodu, jehož výstup je spojen se signálovým vstupem třetího hradla. Výstup třetího hradla je spojen s třetími řídicími vstupy paměti dat a paměti programu, výstup dekodéru přenosového cyklu periferie je spojen s přípravným vstupem třetího paměťového obvodu, jehož výstup je spojen se signálovým vstupem čtvrtého hradla. Výstup čtvrtého hradla je spojen s třetím řídicím vstupem bloku periferií, blokovací výstup generátoru synchronizačních impulsů je spojen s druhým vstupem obvodu zpracování informace o odstavení mikroprocesoru z činnosti a nulovací výstup generátoru synchronizačních impulsů je spojen s druhým vstupem nulovacího obvodu, jehož výstup je spojen s nulovacími vstupy druhého a třetího paměťového obvodu. Ovládací výstup bloku periferií je ovládacím kanálem spojen s ovládacím vstupem bloku obráběcího stroje» jehož informační výstup je spojen informačním kanálem s informačním vstupem bloku periferií.The output of the first gate is coupled to the first control inputs of data memory, program memory, and peripheral block, the read or write cycle decoder output being coupled to the preparatory input of the first memory circuit, the trigger input of which is connected to the trigger inputs of the second and third memory circuits. with the synchronization output of the synchronization pulse generator. The output of the first memory circuit is coupled to the signal input of the second gate whose output is coupled to the second control inputs of the data memory, program memory, and peripheral block, and the output of the memory transfer cycle decoder is coupled to the preparatory input of the second memory circuit. third gate. The output of the third gate is connected to the third control inputs of the data memory and the program memory, the output of the peripheral transfer cycle decoder is connected to the preparatory input of the third memory circuit, the output of which is connected to the signal input of the fourth gate. The fourth gate output is coupled to a third peripheral block control input, the sync pulse generator output is coupled to the second microprocessor shutdown processing input, and the sync pulse generator reset output is coupled to the second reset circuit input, the output of which is coupled to a reset. inputs of the second and third memory circuits. The control output of the peripheral block is connected by the control channel to the control input of the machine tool block »whose information output is connected by the information channel to the information input of the peripheral block.

Příklad zapojení podle vynálezu je znázorněn na výkresu představujícím blokové schéma zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje.An example of a circuit according to the invention is shown in the drawing representing a block diagram of a control bus of a microprocessor control system for machine tools.

Vstup mikroprocesoru 1 je spojen s výstupem kanálu řídicích informací generátoru 2 synchronizačních impulsů a výstup informace o odstavení mikroprocesoru 1 z činnosti je spojen s prvním vstupem obvodu 3 zpracování informace o odstavení mikroprocesoru 1 z řízení přenosu. Dále datový průchod mikroprocesoru 1 je spojen datovou sběrnicí jednak s datovým průchodem paměti 16 dat, paměti 17 programu a bloku 18 periferií a jednak se vstupem dekodéru 6 cyklu čtení nebo zápisu, dekodéru 9 přenosového cyklu paměti a dekodéru 12 přenošolvého cyklu periférie, přičemž výstup kanálu informace o době platnosti dat mikroprocesoru 1 je spojen se vstupem obvodu zpracování informace o době platnosti dat. Adresový výstup mikroprocesoru 1 je spojen adresovou sběrnicí s adresovými vstupy paměti 16 dat, paměť 17 programu a bloku 18 periferií, výstup obvodu 4 zpracování informace o době platnosti dat je spojen jak s prvním vstupem nulovacího obvodu 15, tak se signálovým vstupem prvního hradla 5, jehož hradící vstup je spojen jednak s hradícími vstupy druhého, třetího a Čtvrtého hradla 8, 11, 14 a rovněž s výstupem obvodu 3 zpracování informace o odstavení procesoru z činnosti. Výstup prvního hradla 5 je spojen s prvními řídicími vstupy paměti 16 dat, paměti 17 programů a bloku 18 periferií, přičemž výstup dekodéru 6 cyklu čtení nebo zápisu je spojen s přípravným vstupem prvního· paměťového obvodu 7, jehož spouštěcí vstup je spojen jednak se spouštěcími vstupy druhého a třetího paměťového obvodu 10, 13 a jednak se synchronizačním výstupem generátoru 2 synchronizačních impulsů. Výstup prvního paměťového obvodu 7 je spojen se signálovým vstupem druhého hradla 8, jehož výstup je spojen s druhými řídicími vstupy paměti 16 dat, paměti 17 programu a bloku 16 periferií a výstup dekodéru 9 přenosového cyklu paměti je spojen s přípravným vstu. pem druhého paměťového obvodu 10, jehož výstup je spojen se signálovým vstupem třetího hradla 11. Výstup třetího hradla je spojen s třetími řídicími vstupy paměti 16 dat a paměti 17 programu, výstup dekodéru 12 přenosového cyklu periferie je spojen s přípravným vstupem třetího paměťového obvodu 13, jehož výstup je spojen se signálovým vstupem čtvrtého hradla 14. Výstup čtvrtého hradla je spojen s třetím řídicím vstupem bloku 18 periferií, blokovací výstup generátoru 2 synchronizačních impulsů je spojen s druhým vstupem obvodu 3 zpracování informace o odstavení mikroproceseru 1 z činnosti a nulovací výstup generátoru 2 synchronizačních impulsů je spojen s druhým vstupem nulovacího obvodu 15, jehož výstup je spojen s nulovacími vstupy druhého a třetího paměťového obvodu 10, 13. Ovládací výstup bloku 18 periferií je ovládacím kanálem spojen s ovládacím vstupem bloku 19 obráběcího stroje, jehož informační výstup je spojem informačním kanálem s informačním vstupem bloku 18 periferií.The microprocessor 1 input is coupled to the synchronization pulse generator 2 control information channel output and the microprocessor 1 shutdown information output is coupled to the first input of the microprocessor 1 shutdown information processing circuit 3 from the transmission control. Further, the data passage of the microprocessor 1 is connected by a data bus to the data passage of data memory 16, program memory 17 and peripheral block 18 and the input of the read or write cycle decoder 6, memory transfer cycle decoder 9 and the data validity period of the microprocessor 1 is coupled to the input of the data validity period of the data processing circuit. The address output of the microprocessor 1 is connected by the address bus to the address inputs of the data memory 16, the program memory 17 and the peripheral block 18, the output of the data validity information processing circuit 4 is connected to both the first input of the reset circuit 15 and the signal input of the first gate 5. the gate input of which is connected both to the gate inputs of the second, third and fourth gates 8, 11, 14 and also to the output of the processor shutdown information processing circuit 3. The output of the first gate 5 is coupled to the first control inputs of the data memory 16, the program memory 17, and the peripheral block 18, the output of the read or write cycle decoder 6 being coupled to the preparatory input of the first memory circuit 7 whose trigger input is connected to the trigger inputs second and third memory circuits 10, 13 and, secondly, the synchronization output of the synchronization pulse generator 2. The output of the first memory circuit 7 is connected to the signal input of the second gate 8, the output of which is connected to the second control inputs of the data memory 16, the program memory 17 and the peripheral block 16 and the output of the memory transfer cycle decoder 9 is coupled to the preparatory input. a third memory circuit 10, the output of which is connected to the signal input of the third gate 11. The third gate output is connected to the third control inputs of the data memory 16 and the program memory 17, the output of the peripheral transfer cycle decoder 12 is connected to the preparatory input of the third memory circuit 13 the output of which is connected to the signal input of the fourth gate 14. The output of the fourth gate is connected to the third control input of the peripheral block 18, the blocking output of the synchronization pulse generator 2 is connected to the second input of the microprocessor 1 The control output of the peripheral block 18 is connected via the control channel to the control input of the machine tool block 19, the information of which is connected to the reset inputs of the second and third memory circuits. the output link information channel to the information input block 18 peripherals.

Zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje funguje takto:The control bus connection of the microprocessor control system for machine tools works as follows:

Řídicí signály na výstupech z prvního, třetího a čtvrtého hradla 5, 11, 14 jsou před zahájením přenosového· cyklu v neaktivním stavu. Řídicí signál na výstupu z druhého hradla 8, který nastavuje paměť 16 dat, paměť 17 programu nebo blok 18 periferií na čtení nebo zápis přenášených dat, je ve stavu odpovídajícím naposledy provedenému přenosovému cyklu. Na začátku každého přenosového cyklu vysílá mikroprocesor 1The control signals at the outputs of the first, third and fourth gates 5, 11, 14 are inactive before the transmission cycle begins. The control signal at the output of the second gate 8, which sets the data memory 16, the program memory 17 or the peripheral block 18 to read or write the transmitted data, is in a state corresponding to the last transmission cycle performed. At the beginning of each transmission cycle it transmits the microprocessor 1

219 na datové sběrnici stavové slo-vo, které udává, jaký typ přenosu bude následovat. Tato informace je rozkódována dekodérem 6 cyklu čtení nebo zápisu, dekodérem 9 přenosového cyklu paměti a dekodérem 12 přenosového' cyklu periferie tak, že při přenosu mezi pamětí 16 dat nebo p-amětí 17 programu a mikroprocesorem 1 bude v aktivním stavu řídicí signál na výstupu třetího hradla 11, kdežto při přenosu probíhajícím mezi mikroprocesorem 1 a blokem 18 periferií bude v aktivním stavu řídicí signál na výstupu čtvrtého- hradla 14. Přitom stav řídicího- signálu na výstupu druhého- hradla 8 bude odpovídat cyklu čtení nebo zápisu. Začátek aktivních stavů uvedených signálů je určen signálem na synchronizačním výstupu generátoru 2 synchronizačních impulsů. Řídicími signály na výstupu třetího nebo čtvrtého hradla 11, 14 se uvolní vnitřní adresové dekodéry v pamětech 16, 17 dat nebo- programu, popřípadě v bloku 18 periferií. Po proběhnutí přípravné doby vyšle mikroprocesor 1 na svém výstupním kanálu informace o do-bě platnosti dat signál, který po úpravě v obvodu 4 zpracování informace o- době platnosti dat je přes první hradící obvod 5 přiveden k prvním vstupům paměti 16 dat, paměti 17 programu a bloku 18 periferií.219 on the data bus a status word that indicates what type of transmission will follow. This information is encoded by the read / write cycle decoder 6, the memory transfer cycle decoder 9, and the peripheral transfer cycle decoder 12 such that the control signal at the third output is in the active state when transmitted between the program memory 16 or the β-memory 17. The control signal at the output of the fourth gate 14 is in the active state when the transmission between the microprocessor 1 and the peripheral block 18 is active, and the control signal at the output of the second gate 8 corresponds to the read or write cycle. The start of the active states of said signals is determined by the signal at the synchronization output of the synchronization pulse generator 2. The control signals at the output of the third or fourth gate 11, 14 release the internal address decoders in the data or program memories 16, 17 or in the peripheral block 18, respectively. After the preparation time has elapsed, the microprocessor 1 transmits on its output channel the validity data of the data, which after adjustment in the data validity information processing circuit 4 is fed to the first inputs of the data memory 16, the program memory 17 and a peripheral block 18.

Aktivní stav tohoto signálu udává platnost přenášených dat. Při jeho skončení je přes první vstup nulovacího obvodu 15 uveden tento nulovací obvod 15 do činnosti a sig486 nálem na svém výstupu uvede do klidového stavu aktivovaný třetí nebo čtvrtý paměťový obvod 10, 13. Nulovací obvod 15 je rovněž spuštěn signálem na nulovacím výstupu generátoru 2 synchronizačních impulsů, který vznikne při vnějším požadavku na nulování mikroprocesorového systému. V případě pomalejších pamětí 16, 17 dat nebo programů, případně bloku 18 periferií, uvedou tyto způsobem běžným u mikroprocesorových systémů k tomu určeným signálem mikroprocesor do čekací doby, během níž zůstává zachován stav signálů adresové i řídicí sběrnice. K zahrazení «všech řídicích signálů dojde při vnějším požadavku na odstavení mikroprocesoru 1 z řízení přenosu. Při výskytu tohoto požadavku se objeví signál jednak na blokovacím výstupu informace o odstavení mikroprocesoru 1 z činnosti. Tyto dva signály jsou zpracovány v obvodu 3_ř zpracování informace o odstavení mikroprocesoru 1 z řízení přenosu. Signálem na výstupu obvodu 3 zpracování informace o odstavení mikroprocesoru 1 z činnosti se zahradí všechna čtyři hradla 5, 8, 11, 14, takže řídicí signály jsou neúčinné.The active state of this signal indicates the validity of the transmitted data. Upon completion, the reset circuit 15 is actuated via the first input of the reset circuit 15, and the sig486 null at its output energizes the activated third or fourth memory circuit 10, 13. The reset circuit 15 is also triggered by a signal at the reset output of the synchronization generator 2. pulses, which arises from the external demand for resetting the microprocessor system. In the case of slower data or program memories 16, 17, or a peripheral block 18, these will, in the manner customary in microprocessor systems, bring the microprocessor into a waiting time during which the address and control bus signals are retained. All control signals are blocked when an external request to shut down the microprocessor 1 from the transmission control occurs. When this request occurs, a signal appears on the blocking output of the microprocessor 1 shutdown information. These two signals are processed in the processing circuit 3 _of information about the shutdown of the microprocessor 1 transmission control. All four gates 5, 8, 11, 14 are actuated at the output of the microprocessor 1 shutdown information processing circuit 3, so that the control signals are ineffective.

Blok 18 periferií zajišťuje vazbu mezi mikroprocesorovým řídicím systémem a blokem 19 obráběcího stroje.The peripheral block 18 provides coupling between the microprocessor control system and the machine tool block 19.

Vynálezu l'ze s výhodou použít k řízení pohybových a pomocných funkcí obráběcího stroje podle programu uloženého v paměti mikroprocesorového' řídicího systému.The invention can advantageously be used to control the movement and auxiliary functions of a machine tool according to a program stored in the memory of a microprocessor control system.

Claims

The control bus of the microprocessor control system for machine tools, characterized in that the control input of the microprocessor (1) is connected to the output of the control information channel of the synchronization pulse generator (2), circuit (3) processing of microprocessor shutdown information (1) from transmission control, further data passage of microprocessor (1) is connected by data bus to data passage (16) of data, program memory (17) and peripheral block (18); on the one hand, the input of the read / write cycle decoder (6), the memory transfer cycle decoder (9) and the peripheral transfer cycle decoder (12), the output of the microprocessor data validity period channel (1) being coupled to the information processing circuit (4) on the plateau time dait, the address output of the microprocessor (1) is connected by the address bus to the address inputs pa data circuit (16), program memory (17) and peripheral block (18), output of the data validity information circuit (4) is connected to both the first input of the reset circuit (15) and the signal input of the first gate (5). ), whose gate input is connected both to the invention of the second, third and fourth gate (8, 11, 14) and also to the output of the processor shutdown processing circuit (3), the output of the first gate (5) is connected with first control inputs of data memory (16), program memory (17), and peripheral block (18), the read or write cycle decoder (6) output being coupled to the preparatory input of the first memory circuit (7) whose trigger input is connected to the trigger inputs of the second and third memory circuits (10, 13) and to the synchronization output of the synchronization pulse generator (2), the output of the first memory circuit (7) is connected to the signal input type the output of which is connected to the second control inputs of the data memory (16), the program memory (17) and the peripheral block (18), the output of the memory transfer cycle decoder (9) being connected to the preparatory input of the second memory circuit (10). ), the output of which is connected to the signal input of the third gate (11), the output of which is connected to the third control inputs of the data memory (16) and the program memory (17), the output of the peripheral transfer cycle decoder (12) is connected to the preparatory input of the third - a memory circuit (13), the output of which is coupled to the signal input of the fourth gate (14), the output of which is connected to the third control input of the peripheral block (18), the blocking output of the synchronization pulse generator (2) 3) processing of the microprocessor shutdown information (1), the reset output of the synchronization pulse generator (2) is connected to the second input of the reset circuit (15), the output is connected to the reset inputs of the second and third memory circuits (10, 13), the control output of the peripheral block (18) is connected to the control input of the machine tool block (19), the information output of which is connected by the information channel to the information input of the block (18) peripherals.