CS219486B1 - Zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje - Google Patents

Description

Vynález se týká zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje.

U stávajících mikroprocesorových řídicích systémů se v podstatě všechny operace skládají z přenosu dat mezi mikroprocesorem a řízenou jednotkou, kterou může být paměť dat, paměť programu nebo blok periferií. Signály řídicí přenos musí zajistit tyto požadavky: rozlišení cyklu čtení a zápisu, určení časové platnosti adres a dat na adresové a datové sběrnici, rozlišení vyslané adresy pro paměť a periferii.

Realizace těchto požadavků řídicími signály se u 'jednotlivých typů mikroprocesorů liší, například u jednoho z nejrozšířenějších typů mikroprocesorů I 8080 A se používá čtyř řídicích signálů, a to čtení z paměti, zápisu do paměti, čtení z periferie, zápisu do periferie.

Uvedený soubor řídicích signálů je nevýhodný pro pomalejší paměti a periferie, které vyžadují zpomalení funkce mikroprocesoru pomocí blokovacího signálu vyslaného adresovanou pamětí nebo periferií. Pro generaci potřebného blokovacího signálu jsou uvedené čtyři řídicí signály k dispozici příliš pozdě. Kromě toho jsou tyto řídicí signály nevýhodné pro paměti dat se vstupními paměťovými obvody pro dynamický zá2 pis vyslané adresy, neboť při řízení přenosu těmito signály dochází k časovým ztrátám.

Uvedené nevýhody odstraňuje zapojení řídicí sběrnice mikroprocesorového řídicího' systému pro obráběcí stroje podle vynálezu tím, že generuje řídicí signály tohoto typu: platná adresa paměti, platná adresa periferie, platná data, čtecí nebo zápisový cyklus.

Podstata zapojení podle vynálezu spočívá v tom, že řídicí vstup mikroprocesoru je spojen s výstupem kanálu řídicích informací generátoru synchronizačních impulsů a výstup informace o odstavení mikroprocesoru z činnosti je spojen s prvním vstupem obvodu zpracování informace o odstavení mikroprocesoru z řízení přenosu. Datový průchod mikroprocesoru je spojen datovou sběrnicí jednak s datovým průchodem paměti dat, paměti programu a bloku periferií a jednak se vstupem dekodéru cyklu čtení nebo zápisu, dekodéru přenosového' cyklu paměti a dekodéru přenosového cyklu periferie, přičemž výstup kanálu informace o obě platnosti dat mikroprocesoru je spojen se vstupem obvodu zpracování informace o době platnosti dat. Adresový výstup mikroprocesoru je spojen adresovou sběrnicí s adresovými vstupy paměti dat, paměť programu a bloku periferií, výstup obvodu zpracování informace o době platnosti dat je

219 48 6 spojen jak s prvním vstupem nulovacího obvodu, tak se signálovým vstupem prvního hradla, jehož hradící vstup je spojen jednak s hradícími vstupy druhého, třetího a čtvrtého hradla a rovněž s výstupem obvodu 'Zpracování informace o odstavení procesoru z činnosti.

Výstup prvního hradla je spojen s prvními řídicími vstupy paměti dat, paměti programů a bloku periferií, přičemž výstup dekodéru cyklu čtení nebo zápisu je spojen s přípravným vstupem prvního paměťového obvodu, jehož spouštěcí vstup je spojen jednak se spouštěcími vstupy druhého a třetího paměťového obvodu a jednak se synchronizačním výstupem generátoru synchronizačních impulsů. Výstup prvního paměťového obvodu je spojen se signálovým vstupem druhého hradla, jehož výstup je spojen s druhými řídicími vstupy paměti dat, paměti programu a bloku periferií a výstup dekodéru přenosového cyklu paměti je spojen s přípravným vstupem druhého paměťového obvodu, jehož výstup je spojen se signálovým vstupem třetího hradla. Výstup třetího hradla je spojen s třetími řídicími vstupy paměti dat a paměti programu, výstup dekodéru přenosového cyklu periferie je spojen s přípravným vstupem třetího paměťového obvodu, jehož výstup je spojen se signálovým vstupem čtvrtého hradla. Výstup čtvrtého hradla je spojen s třetím řídicím vstupem bloku periferií, blokovací výstup generátoru synchronizačních impulsů je spojen s druhým vstupem obvodu zpracování informace o odstavení mikroprocesoru z činnosti a nulovací výstup generátoru synchronizačních impulsů je spojen s druhým vstupem nulovacího obvodu, jehož výstup je spojen s nulovacími vstupy druhého a třetího paměťového obvodu. Ovládací výstup bloku periferií je ovládacím kanálem spojen s ovládacím vstupem bloku obráběcího stroje» jehož informační výstup je spojen informačním kanálem s informačním vstupem bloku periferií.

Příklad zapojení podle vynálezu je znázorněn na výkresu představujícím blokové schéma zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje.

Vstup mikroprocesoru 1 je spojen s výstupem kanálu řídicích informací generátoru 2 synchronizačních impulsů a výstup informace o odstavení mikroprocesoru 1 z činnosti je spojen s prvním vstupem obvodu 3 zpracování informace o odstavení mikroprocesoru 1 z řízení přenosu. Dále datový průchod mikroprocesoru 1 je spojen datovou sběrnicí jednak s datovým průchodem paměti 16 dat, paměti 17 programu a bloku 18 periferií a jednak se vstupem dekodéru 6 cyklu čtení nebo zápisu, dekodéru 9 přenosového cyklu paměti a dekodéru 12 přenošolvého cyklu periférie, přičemž výstup kanálu informace o době platnosti dat mikroprocesoru 1 je spojen se vstupem obvodu zpracování informace o době platnosti dat. Adresový výstup mikroprocesoru 1 je spojen adresovou sběrnicí s adresovými vstupy paměti 16 dat, paměť 17 programu a bloku 18 periferií, výstup obvodu 4 zpracování informace o době platnosti dat je spojen jak s prvním vstupem nulovacího obvodu 15, tak se signálovým vstupem prvního hradla 5, jehož hradící vstup je spojen jednak s hradícími vstupy druhého, třetího a Čtvrtého hradla 8, 11, 14 a rovněž s výstupem obvodu 3 zpracování informace o odstavení procesoru z činnosti. Výstup prvního hradla 5 je spojen s prvními řídicími vstupy paměti 16 dat, paměti 17 programů a bloku 18 periferií, přičemž výstup dekodéru 6 cyklu čtení nebo zápisu je spojen s přípravným vstupem prvního· paměťového obvodu 7, jehož spouštěcí vstup je spojen jednak se spouštěcími vstupy druhého a třetího paměťového obvodu 10, 13 a jednak se synchronizačním výstupem generátoru 2 synchronizačních impulsů. Výstup prvního paměťového obvodu 7 je spojen se signálovým vstupem druhého hradla 8, jehož výstup je spojen s druhými řídicími vstupy paměti 16 dat, paměti 17 programu a bloku 16 periferií a výstup dekodéru 9 přenosového cyklu paměti je spojen s přípravným vstu. pem druhého paměťového obvodu 10, jehož výstup je spojen se signálovým vstupem třetího hradla 11. Výstup třetího hradla je spojen s třetími řídicími vstupy paměti 16 dat a paměti 17 programu, výstup dekodéru 12 přenosového cyklu periferie je spojen s přípravným vstupem třetího paměťového obvodu 13, jehož výstup je spojen se signálovým vstupem čtvrtého hradla 14. Výstup čtvrtého hradla je spojen s třetím řídicím vstupem bloku 18 periferií, blokovací výstup generátoru 2 synchronizačních impulsů je spojen s druhým vstupem obvodu 3 zpracování informace o odstavení mikroproceseru 1 z činnosti a nulovací výstup generátoru 2 synchronizačních impulsů je spojen s druhým vstupem nulovacího obvodu 15, jehož výstup je spojen s nulovacími vstupy druhého a třetího paměťového obvodu 10, 13. Ovládací výstup bloku 18 periferií je ovládacím kanálem spojen s ovládacím vstupem bloku 19 obráběcího stroje, jehož informační výstup je spojem informačním kanálem s informačním vstupem bloku 18 periferií.

Zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje funguje takto:

Řídicí signály na výstupech z prvního, třetího a čtvrtého hradla 5, 11, 14 jsou před zahájením přenosového· cyklu v neaktivním stavu. Řídicí signál na výstupu z druhého hradla 8, který nastavuje paměť 16 dat, paměť 17 programu nebo blok 18 periferií na čtení nebo zápis přenášených dat, je ve stavu odpovídajícím naposledy provedenému přenosovému cyklu. Na začátku každého přenosového cyklu vysílá mikroprocesor 1

219 na datové sběrnici stavové slo-vo, které udává, jaký typ přenosu bude následovat. Tato informace je rozkódována dekodérem 6 cyklu čtení nebo zápisu, dekodérem 9 přenosového cyklu paměti a dekodérem 12 přenosového' cyklu periferie tak, že při přenosu mezi pamětí 16 dat nebo p-amětí 17 programu a mikroprocesorem 1 bude v aktivním stavu řídicí signál na výstupu třetího hradla 11, kdežto při přenosu probíhajícím mezi mikroprocesorem 1 a blokem 18 periferií bude v aktivním stavu řídicí signál na výstupu čtvrtého- hradla 14. Přitom stav řídicího- signálu na výstupu druhého- hradla 8 bude odpovídat cyklu čtení nebo zápisu. Začátek aktivních stavů uvedených signálů je určen signálem na synchronizačním výstupu generátoru 2 synchronizačních impulsů. Řídicími signály na výstupu třetího nebo čtvrtého hradla 11, 14 se uvolní vnitřní adresové dekodéry v pamětech 16, 17 dat nebo- programu, popřípadě v bloku 18 periferií. Po proběhnutí přípravné doby vyšle mikroprocesor 1 na svém výstupním kanálu informace o do-bě platnosti dat signál, který po úpravě v obvodu 4 zpracování informace o- době platnosti dat je přes první hradící obvod 5 přiveden k prvním vstupům paměti 16 dat, paměti 17 programu a bloku 18 periferií.

Aktivní stav tohoto signálu udává platnost přenášených dat. Při jeho skončení je přes první vstup nulovacího obvodu 15 uveden tento nulovací obvod 15 do činnosti a sig486 nálem na svém výstupu uvede do klidového stavu aktivovaný třetí nebo čtvrtý paměťový obvod 10, 13. Nulovací obvod 15 je rovněž spuštěn signálem na nulovacím výstupu generátoru 2 synchronizačních impulsů, který vznikne při vnějším požadavku na nulování mikroprocesorového systému. V případě pomalejších pamětí 16, 17 dat nebo programů, případně bloku 18 periferií, uvedou tyto způsobem běžným u mikroprocesorových systémů k tomu určeným signálem mikroprocesor do čekací doby, během níž zůstává zachován stav signálů adresové i řídicí sběrnice. K zahrazení «všech řídicích signálů dojde při vnějším požadavku na odstavení mikroprocesoru 1 z řízení přenosu. Při výskytu tohoto požadavku se objeví signál jednak na blokovacím výstupu informace o odstavení mikroprocesoru 1 z činnosti. Tyto dva signály jsou zpracovány v obvodu 3_ř zpracování informace o odstavení mikroprocesoru 1 z řízení přenosu. Signálem na výstupu obvodu 3 zpracování informace o odstavení mikroprocesoru 1 z činnosti se zahradí všechna čtyři hradla 5, 8, 11, 14, takže řídicí signály jsou neúčinné.

Blok 18 periferií zajišťuje vazbu mezi mikroprocesorovým řídicím systémem a blokem 19 obráběcího stroje.

Vynálezu l'ze s výhodou použít k řízení pohybových a pomocných funkcí obráběcího stroje podle programu uloženého v paměti mikroprocesorového' řídicího systému.

Claims (1)

1. Zapojení řídicí sběrnice mikroprocesorového řídicího systému pro obráběcí stroje, vyznačený tím, že řídicí vstup mikroprocesoru (1) je spojen s výstupem kanálu řídicích informací generátoru (2) synchronizačních impulsů, dále výstup informace o odstavení mikroprocesoru (1) z činnosti je spojen s prvním vstupem obvodu (3) zpracování informace o- odstavení mikroprocesoru (1) z řízení přenosu, dále datový průchod mikroprocesoru (1) je spojen datovou sběrnicí jednak s datovým průchodem paměti (16) dat, paměti (17) programu a bloku (18) periferií a jednak se vstupem dekodéru (6) cyklu čtení nebo zápisu, dekodéru (9) přenosového cyklu paměti a dekodéru (12) přenosového cyklu periferie, přičemž výstup kanálu informace o době platnosti dat mikroprocesoru (1) je spojen se vstupem obvodu (4) zpracování informace o době platnoisti dait, adresový výstup mikroprocesoru (1) je spojen adresovou sběrnicí s adresovými vstupy paměti (16) dat, paměť (17) programu a bloku (18) periferií, výstup obvodu (4) zpracování informace o době platnosti dat je spojen jak s prvním vstupem nulovacího obvodu (15), tak se signálovým vstupem prvního* hradla (5), jehož hradicí vstup je spojen jednak s hradiVYNÁLEZU čími vstupy druhého, třetího a čtvrtého' hradla (8, 11, 14) a rovněž s výstupem obvodu (3) zpracování informace o odstavení procesoru z činnosti, výstup prvního hradla (5) je spojen, s prvními řídicími vstupy paměti (16) dat, paměti (17) programů a bloku (18) periferií, přičemž výstup dekodéru (6) cyklu čtení nebo* zápisu je spojen s přípravným vstupem prvního paměťového obvodu (7), jehož spouštěcí vstup je spojen jednak se spouštěcími vstupy druhého a třetího paměťového obvodu (10, 13) a jednak se synchronizačním výstupem generátoru (2) synchronizačních impulsů, výstup prvního paměťového obvodu (7) je spojen se signálovým vstupem druhého hradla (8), jehož výstup je spojen s druhými řídicími vstupy paměti (16) dat, paměti (17) programu a bloku (18) periferií, výstup dekodéru (9) přenosového cyklu paměti je spojen s přípravným vstupem druhého paměťového obvodu (10), jehož výstup je spojen se signálovým vstupem třetího hradla (11), jehož výstup je spojen s třetími řídicími vstupy paměti (16) dat a paměti (17) programu, výstup dekodéru (12) přenosového· cyklu periferie je spojen s přípravným vstupem třetího- paměťového obvodu (13), jehož výstup je spojen se signálovým vstupem čtvr219486 tého hradla (14), jehož výstup je spojen s třetím řídicím vstupem bloku (18) periferií, blokovací výstup generátoru (2) synchronizačních impulsů je spojen s druhým vstupem obvodu (3) zpracování informace o odstavení mikroprocesoru (1) z činnosti, nulovací výlstup generátoru (2) synchronizačních impulsů je spojen s druhým vstupem nulovacího obvodu (15), jehož výstup je spojen s nulovacími vstupy druhého a třetího paměťového obvodu (10, 13), ovládací výstup bloku (18) periferií je ovládacím kanálem spojen s ovládacím vstupem bloku (19) obráběcího stroje, jehož informační výstup je spojen informačním kanálem s informačním vstupem bloku (18) periferií.