CS213290B1

CS213290B1 - Connection for realization of connection of communication buses

Info

Publication number: CS213290B1
Application number: CS37181A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1981-01-19
Filing date: 1981-01-19
Publication date: 1982-04-09

Description

Předmětem vynálezu je zapojení pro realizaci spojení komunikačních sbšrric testovaného a testujícího počítačového systému tak, aby bylo možné při testování kombinovat součinnost jednotlivých funkčních modulů.The subject of the invention is the connection for realization of communication bus connection of tested and testing computer system so that it is possible to combine cooperation of individual functional modules during testing.

Nedílnou součástí výroby procesorových nebo mikroprocesorových systémů je diagnostika. Oživovaci fáze takového systému se zpravidla skládá z předoživení jednotlivých komponent tj. procesoru, operační paměti včetně permanentní paměti s nahrávacími programy a interfejsových desek periferních zařízení. Někdy bývá proveden i test kabeláže mezi konektory jednotlivých desek. Po kompletaci celého systému však může nastat situace, že neprobíhá správně sekvence nahrávání nebo, že nelze provést test operační paměti, aby bylo možno následně spustit šelf - testy procesoru, popřípadě nefunguje vstup pro nahráváni testů, ťotom následuje poměrně pracná lokalizace poruchy pomoci analyzátoru a jiné měřicí techniky. Při vlastním provozu zařízení pak může dojít k poruše takového rázu, že následky jsou stejné jako u předchozího případu. V takové situaci je třeba mikroprocesor vyjmout ze systému a testovat jej zvláší.Diagnostics is an integral part of the production of processor or microprocessor systems. The recovery phase of such a system typically consists of pre-energizing the individual components, i.e. the processor, the operating memory, including the non-volatile recording program memory, and the interface boards of the peripheral devices. Sometimes the cabling test between connectors of individual boards is also performed. However, after completing the whole system, it may happen that the recording sequence is not running properly, or that the memory cannot be tested to run the processor shelf tests, or the test recording input is not working. measuring techniques. During the actual operation of the device, it may cause a failure such that the consequences are the same as in the previous case. In such a situation, the microprocessor needs to be removed from the system and tested separately.

Možnost testováni jednotlivých funkčních modulů přímo v daném systému nebo možnost postupného oživování a testování celého procesorového systému řeší zapojení pro realizaci spojení komunikačních sběrnic podle vynálezu, jehož podstatou je, že na první komunikační sběrnici testujícího systému je připojen první konextor první spojovací desky, na druhou komunikační sběrnici testovaného systému je připojen první konektor druhé spojovací desky,The possibility of testing individual functional modules directly in the system or the possibility of gradual activation and testing of the whole processor system solves the connection for realization of communication bus connections according to the invention, which is based on the first communication bus of the test system the first connector of the second connection plate is connected to the bus of the system under test,

213 290 druhý konektor první spojovací desky je spojen s druhým konektorem druhé spojovací desky, hradlovací vstup první spojovací desky je spojen s prvním výstupem prvního diagnostického panelu, hradlovací vstup druhé spojovací desky je spojen s prvním výstupem druhého diagnostického panelu, druhý výstup prvního diagnostického panelu je spojen s prvním vstupem bloku komparace, druhý výstup druhého diagnostického panelu je spojen s druhým vstupem bloku komparace, výstup bloku komparace je spojen s prvním vstupem součtového hradla, jehož druhý vstup je spojen s výstupem bloku synchronizace a jehož výstup je spojen se vstupem prvního vysílače a se vstupem druhého vysílače, přičemž výstup prvního vysílače je spojen se synchronizačním vstupem prvního procesoru a výstup druhého vysílače je spojen se syn» chronizačním?vstupem druhého procesoru.213 290 second connector of the first connector board is connected to the second connector of the second connector board, the gating input of the first connector board is connected to the first output of the first diagnostic panel, the gating input of the second connector board is connected to the first output of the second diagnostic panel; connected to the first comparator block input, the second output of the second diagnostic panel is connected to the second comparator block input, the comparator block output is connected to the first summation gate input, the second input is connected to the synchronization block output, and the output is connected to the first transmitter input; with a second transmitter input, wherein the output of the first transmitter is coupled to the synchronization input of the first processor and the output of the second transmitter is coupled to the synchronization input of the second processor.

Výhodou uvedeného zapojení je možnost provádět test mikroprocesoru bez vyjmutí ze systému, a tudíž v podmínkách, v jakých bude potom pracovat. Pokud se jedná o procesor minipočítače, je stupen lokalizace u testu procesoru lepší než u samotných selí-testA v důsledku doplnění komparačním zařízením. Další výhodou zapojení je úspora objemu permanentní paměti, který by byl potřebný pro rezidentní diagnostiku. Konečně není potřeba žádný řídící program pro testující počítač.The advantage of said circuitry is that it is possible to perform the microprocessor test without removing it from the system and thus under the conditions in which it will then operate. If the processor is a minicomputer, the degree of localization in the processor test is better than the selector-testA itself due to the addition of a comparator. Another advantage of wiring is the saving of the amount of permanent memory that would be needed for resident diagnostics. Finally, no control program for the testing computer is needed.

Na výkresech, na obr. 1 a 2 je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením. Popis obrázku 1: První komunikační sběrnice 5 testujícího systému 56 je spojena se svorkou 10 první permanentní paměti i, se svorkou 20 prvního procesoru 2, se svorkou 30 zapisovatelné paměti 3, se svorkou 40 první interfejsové desky 4, s prvním vstupem 110 bloku synchronizace 11. se svorkou 71 prvního diagnostického panelu 7 a se čtvrtým vstupem 8° bloku komparace 8. Druhá komunikační sběrnice 15 testovaného systému 57 je spojena se svorkou 160 první permanentní paměti 16, se svorkou 131 druhého diagnostického panelu 13, se svorkou 170 druhého procesoru 17, s druhým vstupem 83 bloku komparace 8, se svorkou 180 druhé zapisovatelné paměti 18, s druhým vstupem 112 bloku synchronizace 11 a se svorkou 190 druhé interfejsové desky 19. Třetí výstup 73 prvního diagnostického panelu 7 je spojen s hradlovacím vstupem 101 první permanentní paměti 1_ a čtvrtý výstup 74 prvního diagnostického panelu 7 je spojen s hradlovacím vstupem 301 prvni zapisovatelné paměti 3. Třetí výstup 133 druhého diagnostického panelu 13 je spojen s hradlovacím vstupem 161 druhé permanentní paměti 16 a čtvrtý výstup 134 druhého diagnostického panelu 13 je spojen s hradlovacím vstupem 181 druhé zapisovatelné paměti 18. Na první komunikační sběrnici 5 je připojen první konektor 54 první spojovací desky 6, na druhou komunikační sběrnici 15 je připojen prvni konektor druhé spojovací desky 12, druhý konektor 55 první spojovací desky 6 je spojen s druhým konektorem 155 druhé spojovací desky .12, hradlovací vstup 53 první spojovací desky 6 je spojen s prvním výstupem 70 prvního diagnostického panelu 7, hradlovací vstup 153 druhé spojovací desky 12 je spojen s prvním výstupem 130 druhého diagnostického panelu 13, druhý výstup 72 prvního diagnostického panelu 7 je spojen s prvním vstupem 81 bloku komparace druhý výstup 132 druhého diagnostického panelu 13 je spojen s druhým vstupem 82 bloku komparace 8, výstup 84 bloku komparace 8 je spojen s prvním vstupem 210 součtového hradla 21, jehož druhý vstup 211 jo spojen s výstupem 111 bloku synchronizace 11 a jehož výstup 212 jo spojen se vstupem 90 prvního1 and 2 show the circuit according to the invention, where the interconnection of the individual blocks together with their designation is shown. Description of Figure 1: The first communication bus 5 of the test system 56 is connected to terminal 10 of first non-volatile memory 1, terminal 20 of first processor 2, terminal 30 of writable memory 3, terminal 40 of first interface board 4, to first input 110 of synchronization block 11 with the terminal 71 of the first diagnostic panel 7 and with the fourth input 8 ° of the comparator block 8. The second communication bus 15 of the system 57 is connected to the terminal 160 of the first non-volatile memory 16, the terminal 131 of the second diagnostic panel 13, the terminal 170 of the second processor 17. a second input 83 of the comparator block 8, a terminal 180 of the second writable memory 18, a second input 112 of the sync block 11 and a terminal 190 of the second interface board 19. The third output 73 of the first diagnostic panel 7 is connected to the gating input 101 the fourth output 74 of the first diagnostic panel 7 is connected to the gating input 301 first 3. The third output 133 of the second diagnostic panel 13 is connected to the gating input 161 of the second non-volatile memory 16 and the fourth output 134 of the second diagnostic panel 13 is connected to the gating input 181 of the second writable memory 18. the first connector plate 6, the second connector 15 of the second connector plate 12 is connected to the second communication bus 15, the second connector 55 of the first connector plate 6 is connected to the second connector 155 of the second connector plate 12, the gating input 53 of the first connector plate 6 is connected to the first output 70 of the first diagnostic panel 7, the gating input 153 of the second connector plate 12 is connected to the first output 130 of the second diagnostic panel 13, the second output 72 of the first diagnostic panel 7 is connected to the first input 81 of the comparison block. input block 82 comparison 8, the output 84 of the comparison block 8 is connected to the first input 210 of the summation gate 21, whose second input 211 is connected to the output 111 of the synchronization block 11, and whose output 212 is connected to the input 90 of the first

213 290 vysílače 9 a se vstupem 140 druhého vysílače 14. přičemž výstup 91 prvního vysílače 9, je spojen se synchroniazčním vstupem 21 prvního procesoru 2 a výstup 141 druhého vysílače 14 je spojen se synchronizačním vstupem 171 druhého procesoru 17,213 290 of transmitter 9 and with input 140 of second transmitter 14. wherein output 91 of first transmitter 9 is connected to synchronization input 21 of first processor 2 and output 141 of second transmitter 14 is connected to synchronization input 171 of second processor 17,

Popis obrázku 2: První adresní sbčrnice 24 první koqiunikační sběrnice 5 je spojena se vstu-_řpem 260 adresního přijímače 26, jehož výstup 261 je spojen s prvním vstupem 340,adresního ,, vysílače 34, první datová sběrnice 23 je spojena s prvním vstupem 310 prvního datového přijímače 31 a s výstupem 322 prvního datového vysílače 32, jehož vstup 320 je spojen s výstupem 362 druhého datového přijímače 36 a se vstupem 370 druhého datového vysílače 37, první zápisová linka 22 je spojena se vstupem 250 přijímače zapisovacího signálu 25, jehož výstup 251 je spojen s prvním vstupem 350 vysllačé zapisovacího signálu 35 a se vstupem 270 prvního řízeného hradla 27, první výstupní synchronizační linka 47 je spojena se vstupem 290 přijímače výstupního synchronizačního signálu 29, jehož výstup 291 je spojen s druhým vstupem 381 vysílače výstupního synchronizačního signálu 38, první výstupní synchronizační linka 46 je spojena s výstupem 332 vysílače výstupního synchnonizačního signálu 33, jehož druhý vstup 331 je spojen s výstupem 391 přijímače vstupního synchronizačního signálu 39, výstup 342 adresního vysílače 34 je -pojen s druhou adresní sběrnicí 44 druhé komunikační sběrnice 15, výstup 352 vysílače zapisovacího signálu 35 je spojen s druhou zápisovou linkou 42, výstup 372 druhého datového vysílače 37 je spojen *s prvním vstupem 360 druhého datového přijímače 36 a s druhou datovou sběrnicí 43, výstup 382 vysílače výstupního synchronizačního signálu 38 je spojen s druhou výstupní synchronizační linkou 41 a vstup 390 přijímače vstupního synchronizačního signálu 39 je spojen s druhou vstupní synchronizační linkou 45. Hradlovací vstup 53 první spojovací desky 6 je spojen s hradlovacím vstupem 272 prvního řízeného hradla 27, s hradlovacím vstupem 482 druhého řízeného hradl3 48 a s prvním vstupem 330 vysílače vstupního synchronizačního signálu 33. výstup 271 prvního řízeného hradla 27 je spojen se vstupem 280 prvního invertorů 28 a se vstupem t80 druhého řízeného hradla 48, jehož výstup 481 je spojen se vstupem 190 druhého invertorů 49, výstup 281 prvního invertoru 28 je spojen s druhým vstupem 311 prvního datového přijímače 31 a s druhým vstupem 371 druhého datového vysílače 37, výstup 491 druhého Invertorů 49 .je spojen s druhým vstupem 361 druhého datového přijímače 36 a s druhým vstupem 321 prvního datového vysílače 32, přičemž hradlovací vstup 153 druhé spojovací desky 12 je spojen s druhým vstupem 311 adresního vysílače 134, s druhým vstupem 351 vysílače zapisovacího signálu 35 a s prvním vstupem 380 vysílače výstupního synchroniazčnlho signálu 38. Jeden z možných postupů při oživování testovaného systému 57 podle zapojení z obrázku 1 je následující: Pomocí nahrávacího programu uloženého v první permanentní paměti prvního procesoru 2 a první irterfejsové desky 4, přes kterou je k testujícímu systému 56 připojen snímač děrné pásky, se zapíše testovací program z děrné pásky do první zapisovatelré paměti 3.. Předpokladem ovšem je, aby testující systém 56 prošel předem profylaktickou zkouškou. Signály z prvního výstupu 70 prvního diagnostického panelu 7 a z prvního výstupu 130 druhého diagnostického panelu 13 je přes hrad1ovací vstupy 53 a 153 realizováno spojení první komunikační sběrnice 5 s druhou komunikační sběrnicí 15. Z obrázku 2 je patrné, že aktivní signály na hradlovacích vstupech 53, 153 otevírají vysílače 33,34,35 a 38.Description Figure 2: The first address bus 24 first koqiunikační bus 5 is connected to enter over- PEM 260 _of the address of the receiver 26, whose output 261 is connected to first input 340, a transmitter address ,, 34, the first data bus 23 is connected to first input 310 the first data receiver 31 and the output 322 of the first data transmitter 32, whose input 320 is coupled to the output 362 of the second data receiver 36 and the input 370 of the second data transmitter 37, the first write line 22 is connected to the input 250 of the write signal receiver 25 is connected to the first input 350 of the transmitter write signal 35 and the input 270 of the first controlled gate 27, the first output sync line 47 is connected to the input 290 of the output sync signal receiver 29 whose output 291 is connected to the second input 381 of the output sync transmitter 38 first output sync link 46 is connected to the output sync of the output sync signal 33, the second input 331 of which is connected to the output 391 of the input sync signal 39, the address 342 of the address transmitter 34 is connected to the second address bus 44 of the second communication bus 15, the signal 35 is connected to the second write line 42, the output 372 of the second data transmitter 37 is connected to the first input 360 of the second data receiver 36 and to the second data bus 43, the output 382 of the output synchronizer output 38 is connected to the second output synchronization line 41 and the input The gateway input 53 of the first junction board 6 is connected to the gateway input 272 of the first controlled gate 27, to the gateway input 482 of the second controlled gate3 48, and to the first input 330 of the transmitter at the first gate. output 271 of first pilot gate 27 is coupled to input 280 of first inverters 28 and input t80 of second pilot gate 48, whose output 481 is coupled to input 190 of second inverters 49, output 281 of first inverter 28 is coupled to second input 311 of the first data receiver 31 and with the second input 371 of the second data transmitter 37, the output 491 of the second inverters 49 is connected to the second input 361 of the second data receiver 36 and the second input 321 of the first data transmitter 32; the second input 311 of the address transmitter 134, the second input 351 of the write signal transmitter 35, and the first input 380 of the output synchronous signal transmitter 38. One possible method of energizing the test system 57 according to Figure 1 is as follows: If the memory of the first processor 2 and the first irrigation board 4, through which the punch tape reader is connected to the test system 56, the test program from the punch tape is written to the first writable memory 3. However, the test system 56 is prerequisite. The signals from the first output 70 of the first diagnostic panel 7 and the first output 130 of the second diagnostic panel 13 are connected via the gate inputs 53 and 153 to connect the first communication bus 5 to the second communication bus 15. Figure 2 shows that the active signals on the gate inputs 53, 153 open transmitters 33,34,35 and 38.

213 290213 290

Dále jsou v propustném stavu řízená hradla 27 a 48. Po nahrání testu se prvni procesor 2 zastaví a po odstartování provádí předepsané instrukce testovacího programu z prvni zapisovatelné paměti 2* Pokud se první procesor 2 obrací na druhou zapisovatelnou parnět 18, vysílá její adresu přes adresní vysilač 34, data čte nebo je zapisuje přes datové přijímače 31. 36 a přes datové vysílače 32.37. Operace čtení je dána neaktivní hladinou signálu na první zápisové lince 22, což má za následek horní hladinu ha vstupech 321 a 361 a spodní hladinu na vstupech 311 a 371. Přes druhý datový přijímač 36 a přes první datový vysílač 32 čte první procesor 2 stav na druhé datové sběrnici 43 ♦ Pří operaci zápis je naopak horná hladina HStupech 311 a 371 a spodní hladina na vstupech 361 a 321. Přes první datový přijímač 31 a přes druhý datový vysílač 37 se přenáší stav první datové sběrnice 23 na druhou datovu sběrnici 43. Úrovně signálů na výstupní synchronizační lince 47 a na první zápisové lince 22 se přenášejí přes přijímače 29.25 a přes vysílače 38,35 na odpovídající linky druhé komunikační sběrnice 15. Jako odezvu vysílá druhá zapisovatelná pamět 18 signál na druhé vstupní synchronizační lince 455, který se přenáší přes přijímač 39 a přes vysílač 33 na první vstupní synchronizační linku 46. Testem druhé zapisovatelné paměti 18 se odhalí bud vadný paměťový modul nebo chyba v kabeláži. V dalším kroku se pomocí první permanentní paměti £ a prvního procesoru 2 nahrají self-testy procesoru do první zapisovatelné paměti 3 a do druhé zapisovatelné paměti 18. Druhá permanentní pamět 16 je v té době zablokovaná signálem na hradlovacím vstupu 161. ‘ři nahrávání lze použít bud pouze jednoho snímače děrné pásky, připojeného přes první interfejsovou desku 4 nebo lze použít ještě druhého snímače, připojeného přes druhou interfejsovou desku 19. Činnost obou periferních zařízení se synchronizuje s prvním procesorem 2 prostřednictvím bloku synchronizace II. Při čtení příznaku o dokončeni operace periferního zařízení se první procesor 2 zastaví v činnosti následkem sirrnálu z výstupu 111, který blokuje generaci vstupního synchronizačního sinálu z výstupu 91 prvního vysílače 9. Teprve po přečtení pozitivních příznaků z obou datových sběrnic 23 a 43 se uskuteční generace vstupního synchroniazčního signálu do prvního procesoru 2. Před spuštěním self-testů se hradlovaclmi signály na vstupech 53 a 153 zruší spojení komunikačních sběrnic 5 a 15 a signály na vstupech 81 a 82 se uvede v činnost synchronizace procesorů 2 a 17 přes blok komparace 8. Po odstartování obou procesorů se porovnávají vzorkované stavy signálů na vstupech 80,83 a teprve při shodě se generuje neaktivní signál z výstupu 84. Při jakékoliv neshodě je generace vstupního synchronizačního signálu blokovaná z prvního vstupu 210 součtového hradla 21» Oba procesory testují sami sebe a ještě se provádí konfrontační test. Jestliže test druhý procesor provádí bezchybně, oživuje se nahrávací sekvence z druhé permanentní paměti 16, která se uvede v činnost shozením hradlovacího signálu na vstupu 161. Potom může například snímat druhý procesor 17 instrukce z obou permanentních pamětí za spolupráce bloku komparace 8 a opačným směrem realizovaného spojení komunikačních sběrnic 2 ^a15 přes zaměněné spojovací desky 6 aa 12. Uvažujme dále, že přes první a druhou interfejsovou desku 4 a 19 lze připojit k systémům i další periferní zařízení jako je kreslicí stůl, klávesnice, děrovač, tiskárna apod. Součinnost například děrnopáskového vstupu a grafického výstupu se pak testuje konfrontačním testem obou systémů. Test musí být sestaven tak, aby zajistil synchronizaci periferních zařízení jak s procesorem tak i navzájem.In addition, the gate 27 and 48 are controlled in a leak state. After the test is loaded, the first processor 2 stops and executes the test program instructions from the first writable memory 2 after starting. * If the first processor 2 turns to the second writable parity 18, the transmitter 34, reads or writes the data via data receivers 31, 36, and via data transmitters 32.37. The read operation is given by the inactive signal level on the first write line 22, resulting in an upper level h at inputs 321 and 361 and a lower level at inputs 311 and 371. Through the second data receiver 36 and the first data transmitter 32, the first processor 2 reads On the other hand, the upper level of HStupech 311 and 371 and the lower level at inputs 361 and 321 are used for the write operation. The state of the first data bus 23 is transmitted to the second data bus 43 via the first data receiver 31 and the second data transmitter 37. signals on the output sync line 47 and on the first write line 22 are transmitted via receivers 29.25 and via transmitters 38.35 to the corresponding lines of the second communication bus 15. In response, the second writable memory 18 sends a signal on the second input sync line 455 that is transmitted via receiver 39 and via transmitter 33 to the first input sync Testing the second writable memory 18 will reveal either a defective memory module or a wiring error. In the next step, the self-tests of the processor 3 are recorded by the first non-volatile memory 6 and the first processor 2 into the first writable memory 3 and the second writable memory 18. The second non-volatile memory 16 is then blocked by a signal at the gate input 161. Either only one punch tape sensor connected through the first interface board 4 or a second sensor connected through the second interface board 19 may be used. The operation of both peripheral devices is synchronized with the first processor 2 by means of a synchronization block II. When the peripheral device completion flag is read, the first processor 2 stops operating as a result of the siren from output 111 that blocks the generation of the input sync sine from output 91 of the first transmitter 9. Only after reading the positive flags from both data buses 23 and 43 will the generation of the input Before starting the self-tests, the gate signals at inputs 53 and 153 disconnect the communication buses 5 and 15, and the signals at inputs 81 and 82 are activated by the synchronization of the processors 2 and 17 via the comparator block 8. After starting both processors compare the sampled states of the signals at the 80.83 inputs, and only the match generates an inactive signal from the output 84. In any mismatch, the generation of the input sync signal is blocked from the first input 210 of the summing gate 21. says confrontational test. If the test is performed by the second processor flawlessly, the recording sequence from the second non-volatile memory 16 is activated, which is actuated by dropping the gating signal at input 161. For example, the second processor 17 can read instructions from both non-volatile memories. connection of communication busses 2 ^and 15 via interchanged interface boards 6 and 12. Consider further that other peripheral devices such as a drawing table, keyboard, puncher, printer, etc. can be connected to the systems via the first and second interface boards 4 and 19, respectively. input and graphic output is then tested by a confrontational test of both systems. The test must be designed to synchronize peripheral devices to both the processor and each other.

213 290213 290

Diagnostické panely 7 a 13 slouží zejména k indikaci adres, dat, řídících a synchronizačních signálů při zastavení testu. V minipočítačových systémech pak slouží navíc k lokaliza ci závady na deskách nebo v kabeláži procesoru vysláním podezřelé instrukce do testovaného procesoru. Dále se provádí testy přerušení, a to buď v rámci předcházejícím způsobem oživě ného systému nebo se musí spojovací desky doplnit obvody pro realizaci spojení příslušných linek komunikačních sběrnic.Diagnostic panels 7 and 13 are mainly used to indicate addresses, data, control and synchronization signals when the test is stopped. In minicomputer systems, it is then used to locate or fault the motherboard or processor wiring by sending suspicious instructions to the processor under test. In addition, interruption tests are carried out, either within the framework of the previously revived system, or the circuit boards have to be supplemented with circuits to realize the connection of the respective communication bus lines.

Možnost použití uvedeného zapojeni je u minipočítačových a mikroprocesorových systémů se společnou komunikační sběrnicí při servisní diagnostice za předpokladu, že testující systém je řešen jako mobilní zařízeniThe possibility of using this connection is for mini-computer and microprocessor systems with a common communication bus for service diagnostics, provided that the testing system is designed as a mobile device

Claims

A communication bus connection system comprising two processor systems, characterized in that a first connector (54) of the first connection plate (6) is connected to a first communication bus (5) of the test system (56), to a second communication bus (5). 15) the first connector (154) of the second connector plate (12) is connected to the test system (57), the second connector (55) of the first connector plate (6) is connected to the second connector (155) of the second connector plate (12); 53) the first connecting plate (6) is connected to the first output (70) of the first diagnostic panel (7), the gating input (153) of the second connecting plate (12) is connected to the first output (130) of the second diagnostic panel (13), the second the input (72) of the first diagnostic panel (7) is connected to the first input (81) of the comparison block (8), the second output (132) of the second diagnostic parcel (13) is connected to the second input (82) of the comparison block (8) (S1) of the comparison block (8) is sp the first input (210) of the summation gate (21), the second input (211) of which is connected to the output (111) of the synchronization block (11), and whose output (212' is connected to the input (90) of the first transmitter (9); with an input (140) of the second transmitter (14), the output (91) of the first transmitter (9) being connected to the synchronization input (21) of the first processor (2) and the output (141) of the second transmitter (14) connected to the synchronization input 171) of a second processor (17).

Connection according to claim 1, characterized in that the first address bus (24) of the first communication bus (5) is connected to an input (260) of the address receiver (26) whose output (261) is connected to the first address (340) of the address the first data bus (23) is connected to the first input (310) of the first data receiver (31) and the output (322) of the first data transmitter (32), the input of which (320) is connected to the output (362) of the second data receiver the receiver (36), the output (312) of the first data receiver (31), and the input (370) of the second data transmitter (37), the first write line (22) being coupled to the input (250) of the write signal receiver (25) the output (251) is connected to the first input (350) of the write signal transmitter (35) and the input (270) of the first gate (27), the first output sync line (47) is connected to the input (290) of the output sync receiver ), whose output (291) is connected to the second input (381) of the output sync transmitter (38), the first input sync line (46) is connected to the output (332) of the input sync transmitter (33), the second input (331) of which is connected to the output (391) an input sync signal receiver (39), an address transmitter output (342)

213 290 (34) is connected to the second address bus (44) of the second communication bus (15), the output (352) of the write signal transmitter (35) is connected to the second write line (42), the output (372) of the second data transmitter (37) is connected to the first input (360) of the second data receiver (36) and the second data bus (43), the output (382) of the output sync signal transmitter (38) is connected to the second output synchronization line (41) and the input (390) of the receiver the input sync signal (39) is connected to the second input sync line (45).

3. Connection according to claims 1 and 2, characterized in that the gating inlet (53) of the first connecting plate (6) is connected to the gating inlet (272) of the first controlled gate (27), with the gating inlet (482) of the second controlled gate (6). 48) and with the first input (330) of the input synchronization signal transmitter (33), the output (271) of the first controlled gate (27) is connected to the input (280) of the first inverter (28) and the input (480) of the second controlled gate (48) whose output (481) is coupled to the input (490) of the second inverter (49), the output (281) of the first inverter (28) is coupled to the second input (311) of the first data receiver (31) and the second input (371) of the second data the output (491) of the second inverter (49) is connected to the second input (361) of the second data receiver (36) and the second input (321) of the first data transmitter (32), the gate input (153) of the second junction plate (12) is coupled to a second address input (341) the second input (351) of the write signal transmitter (35) and the first input (380) of the output synchronized signal transmitter (38).