CS204494B1 - Zapojení pro opakované spuštění logické sekvence řídících signálů - Google Patents
Zapojení pro opakované spuštění logické sekvence řídících signálů Download PDFInfo
- Publication number
- CS204494B1 CS204494B1 CS35279A CS35279A CS204494B1 CS 204494 B1 CS204494 B1 CS 204494B1 CS 35279 A CS35279 A CS 35279A CS 35279 A CS35279 A CS 35279A CS 204494 B1 CS204494 B1 CS 204494B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- block
- control
- output
- whose
- Prior art date
Links
- 230000011664 signaling Effects 0.000 claims description 9
- 239000003760 tallow Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 3
- 230000036039 immunity Effects 0.000 description 2
- 230000006735 deficit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
Vynález se týká zapojení pro opakované spuštění logické sekvence řídících signálů, umožňující libovolně dlouho opakovat zvolenou logickou funkci. Volba logické funkce, která má být provedena, se provádí manuálně.
Při oživování číslicových zařízení, sestavených z logických integrovaných obvodů a z obvodů manuální volby funkce, se ukazuje potřeba opakovat určitý sled stavů, tj. sekvenci nebo logickou funkci volenou manuálně. Tento způsob sledování časového průběhu libovolného signálu, používaného v daném zkoušeném zapojení, se uplatní táž při hledání závad v zařízeních. Dosud známá zapojeni řeší problém opakování funkce použitím vícekontaktnleh manuálních prvků. Tento způsob ale vede ke zhoršení vstupní šumová imunity integrovaných obvodů, která navazují na kontaktní prvky. Zhoršení šumová imunity integrovaných obvodů je způsobeno jednak větším počtem současně spínaných kontaktů a jejich zakmitávání, jednak vedením většího počtu vodičů od jednotlivých kontaktních prvků. Tento způsob tedy vyhovuje pouze pro malý počet volitelných funkci, například pro dvě funkce. Jiná zapojeni vyžadují pro opakované spuštění logická funkce současné stisknuti několika tlačítek, což vede k neúměrně složité manipulaci, a tedy i častým chybám při manipulaci se zařízením při jeho oživování nebo jeho opravách.
Tyto nedostatky odstraňuje zapojení, které je předmětem vynálezu.
204 494
204 404
Podstata vynálezu spočívá v tom, že druhý výstup součtového bloku je spojen a řídícím vstupem řídícího bloku. Hromadný vstup řídícího bloku je spojen a hromadným vstupem zapojení. Hromadný výstup zapojení je spojen s prvním hromadným výstupem řídícího bloku. Druhý hromadný výstup řídícího bloku je spojen s hromadným vatupem signalizačního bloku· Řídící vstup signalizačního bloku je spojen a řídícím vstupem zapojení. Hodinový vstup zapojení je spojen s hodinovým vstupem řídícího bloku. Podmínkový vstup řídícího bloku jo spojen s výstupem rozhodovacího bloku. První vstup roshodovaeího bloku js spojen s podmínkovým vstupem zapojení. Funkční vstupy zapojení jsou spojeny s přiřazenými vstupy součtového bloku. První výstup součtového bloku je spojen se druhým vstupem roshodovaeího bloku.
Zapojení pro opakované apučténí logické sekvence řídících signálů určené manuální volbou umožňuje libovolné opakovat zvolenou funkci, a tak vyhledávat závady v zařízeních, ve kterých je použito. Zapojení podle vynálezu usnadňuje táž odlaflovánl jednotlivých funkcí při jejich tvorbá. Zapojení podle vynálezu podstatná zjednodušuje práci se zařízením, ve kterém se používá.
DalSÍ výhodou zapojení podle vynálezu js univerzálnost a možnost rozšíření souboru ovládaných funkcí. V zásadě lze toto zapojeni rozšířit naho vpravit pro ovládáni Vátáího nebo menáího počtu funkcí.
Příklad zapojení podle vynálezu je v blokovém schématu znásorašn na připojeném výkrese.
Zapojení jednotlivých bloků je provedeno takto:
Druhý výstup součtového bloku 1 je spojen s řídícím vstupem j2 řídicího bloku 2· Součtový blok £ je sestáván ze dvou osmivstupovýeh hradel. Hromadný vstup 2£ řídícího bloku 2 je spojen e hromadným vstupem 103 zapojeni. Řídicí blok 2 4® sestaven s klopných obvodů a hradel. Řídící blok 2 vyeílá povely pro epuitání odpovídající sekvence pro prává volenou funkci. Hromadný výstup 104 zapojení je spojen s prvním hromadným výstupem 2i řídícího bloku 2« Druhý hromadný výstup 2£ řídícího bloku 2 J® spojen s hromadným vstupem £2 signalizačního bloku £. Signalizační blok £ je realizován luminiscenčními diodami. Řídící vstup £2 signalizačního bloku £ je spojen a řídícím vstupem 125. zapojeni. Hodinový vstup 102 zapojení je spojen s hodinovým vstupem 22 řídícího bloku 2· Podmínkový vstup 21 řídícího bloku 2 4® spojen s výstupem 23 rozhodovacího bloku 2· Rozhodovací blok £ jo sestaven z logických hradel a určuje podle vnájáích podmínek zda aa má funkce opakovat naho na. První vstup 21 roshodovaeího bloku 2 4® «pojen a podmínkovým vstupam 101 sapojaní.
součtového bloku 1· První výatup 12 součtového bloku 1 je apojan aa druhým vstupem 22 rozhodovacího bloku 2·
Zapojení pro opakované spuátání logické sekvence řídících signálů, určené manuální volbou, pracuje následovně:
204 494
Manuální volba funkce aa provádí přes funkční vstupy 10^, 10g až 10Q zapojení. Každý funkční vstup 10., 10, aS 10 sapojení představuje jednu z možných užívaných funkcí, která sa zavádí přiřazeným vstupem 11χ> lig až 11ρ do součtového bloku 1, kde se slučuje informace o případné právě probíhající funkci a o funkci volené. Informace k odstartování patřičná sekvence se vysílá z druhého výetupu 13 součtového bloku 1 do řídícího bloku J přes jeho řídící vstup jg. Zároveň do řídícího bloku J vsttqpují řídící povely. Tyto povely přicházejí z hromadného vstupu 103 zapojení na hromadný vstup J£ řídícího bloku J. Výstupní informace z řídícího bloku J, určující dalží činnost zapojení a činnost obvodů připojených k tomuto zapojení, se vysílá jednak z prvního hromadného výstupu řídícího bloku J do hromadného výstupu 104 zapojení, jednak se druhého hromadného výetupu 36 řídícího bloku 2 do hromadného vstupu 41 signalizačního bloku £. Signalizační blok £ slouží k indikaci stavu zapojení, k indikaci svolené funkce a k indikaci průběhu provádění zvolené funkce. Signalizační blok £ ja přes svůj řídící vštip 42 ovládán signály z řídícího vstupu 105 zapojení. Práce řídícího bloku £ ae určuje hodinovými impulsy, přicházejícími z hodinového vstupu 102 zapojení do hodinového vstupu 33 řídícího bloku J. Podle stavu na prvním vstupu 21 rozhodovacího bloku Z sa určuje, zda sa má zvolená funkce ukončit po svém proběhnuti nebo zda ae má opakovat. Rozhodovací signál přichází z podmínkového vstupu 121 zapojeni. Informace o právě probíhající funkci nebo o zvolené funkci se do rozhodovacího bloku 2 dostává přes jeho druhý vstup 22. Tato informace vychází ze součtového bloku £, a to z jeho prvního výetupu 12.
Vynálezu ae využije v řídících jednotkách pro číslicová řízení obráběcích strojů a obráběcích center.
Claims (1)
- PŘEDMĚT VYNÁLEZUZapojení pro opakovaná spuštění logické sekvence řídících signálů určené manuální volbou, sestávající se ze součtového bloku, rozhodovacího bloku, signalizačního bloku a řídícího bloku, vyznačující ae tím, že druhý výstup (13) součtového bloku (1) je spojen s řídícím vstupem (32) řídícího bloku (3), jehož hromadný vstup (34) je spojen s hromadným vstupem (103) zapojení, jehož hromadný výstup (104) je spojen s prvním hromadným výstupem (3$) řídicího bloku (3), jehož druhý hromadný výstup (36) je spojen s hromadným vstupem (41) signalizačního bloku (4), jehož řídící vatup (42) je spojen a řídícím vstupem (105) sapojení, jehož hodinový vstup (102) je spojen s hodinovým vstupem (33) řídícího bloku (3), jehož podmínkový vstup (31) je spojen s výstupem (23) rozhodovacího bloku (2), jehož první vatup (21) je spojen s podmínkovým vstupem (101) zapojeni, jehož funkční vstupy (lOj^, 10g až 10n) jsou spojeny s přiřazenými vstupy (11χ, 112 až lln) součtového bloku (1), jehož první výstup (12) je spojen se druhým vstupem (22) rozhodovacího bloku (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS35279A CS204494B1 (cs) | 1979-01-16 | 1979-01-16 | Zapojení pro opakované spuštění logické sekvence řídících signálů |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS35279A CS204494B1 (cs) | 1979-01-16 | 1979-01-16 | Zapojení pro opakované spuštění logické sekvence řídících signálů |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS204494B1 true CS204494B1 (cs) | 1981-04-30 |
Family
ID=5335459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS35279A CS204494B1 (cs) | 1979-01-16 | 1979-01-16 | Zapojení pro opakované spuštění logické sekvence řídících signálů |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS204494B1 (cs) |
-
1979
- 1979-01-16 CS CS35279A patent/CS204494B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0046404B1 (en) | Apparatus for the dynamic in-circuit testing of electronic digital circuit elements | |
| US4864579A (en) | Semiconductor integrated circuit device | |
| EP0190494A1 (en) | Circuit arrangement for use in an integrated circuit having built in self-test design | |
| EP0010599B1 (en) | Shift register latch circuit operable as a d-type edge trigger and counter comprising a plurality of such latch circuits | |
| US4780666A (en) | Semiconductor integrated circuit device having rest function | |
| US5621740A (en) | Output pad circuit for detecting short faults in integrated circuits | |
| EP0633530B1 (en) | Testing sequential logic circuit upon changing into combinatorial logic circuit | |
| JPH11231027A (ja) | 大規模集積回路およびそのボードテスト方法 | |
| JPH0691140B2 (ja) | 半導体集積回路 | |
| DE19903606B4 (de) | Halbleiteranordnung | |
| KR940006230A (ko) | 반도체 집적회로장치 및 그 기능시험방법 | |
| CS204494B1 (cs) | Zapojení pro opakované spuštění logické sekvence řídících signálů | |
| KR100567936B1 (ko) | 코어 테스트 제어 | |
| US6574169B1 (en) | Delay test system for normal circuit | |
| US4538923A (en) | Test circuit for watch LSI | |
| JP2647209B2 (ja) | 電気回路の試験方法 | |
| KR100496793B1 (ko) | 직렬테스트패턴회로 | |
| JPS61133727A (ja) | カウンタ故障分離回路 | |
| KR20020087931A (ko) | 조절가능한 경계 스캔 경로를 가지는 인쇄회로 어셈블리 | |
| SU1578715A1 (ru) | Тестопригодное цифровое устройство | |
| KR20020057693A (ko) | 폴트 커버리지 향상용 파셜 스캔 체인 장치 및 그 방법 | |
| KR19980016286A (ko) | 반도체 테스트장치 | |
| JPH0561713A (ja) | 電子回路ブロツク試験回路 | |
| SU892445A1 (ru) | Устройство дл диагностики логических узлов | |
| JPS6450974A (en) | Lsi testing circuit |