CN220821570U - 半导体结构的版图和半导体结构 - Google Patents

Abstract

本申请提供一种半导体结构的版图和半导体结构，该半导体结构的版图包括：多个沟道，所述多个沟道沿第一方向间隔排布；其中，每个所述沟道沿第二方向延伸；所述第二方向和所述第一方向垂直；所述沟道中载流子的传输方向与所述第一方向和所述第二方向均垂直。

Description

半导体结构的版图和半导体结构

技术领域

本申请涉及半导体技术领域，涉及但不限于一种半导体结构的版图和半导体结构。

背景技术

垂直场效应晶体管(Vertical Field-Effect Transistor，VFET)通过采用垂直地定向电流来减小晶体管的面积以及提高集成度。相较于平面场效应晶体管(PlannerField-Effect Transistor)或鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)，垂直场效应晶体管具有更高的可缩放性。

然而，针对垂直场效应晶体管的版图设计，还存在难以与现有的制造工艺兼容、较高的标准单元高度等技术问题。

实用新型内容

根据本申请实施例的第一方面，提供一种半导体结构的版图，包括：

多个沟道，所述多个沟道沿第一方向间隔排布；其中，每个所述沟道沿第二方向延伸；所述第二方向和所述第一方向垂直；所述沟道中载流子的传输方向与所述第一方向和所述第二方向均垂直。

在一些实施例中，所述版图还包括：

第一接触结构，位于所述沟道沿所述第二方向相对的第一侧；其中，所述第一接触结构与所述沟道下方的第一掺杂区连接，所述第一掺杂区与所述沟道连接；

第二接触结构，位于所述沟道上方的第二掺杂区之上；其中，所述第二接触结构与所述第二掺杂区连接，所述第二掺杂区与所述沟道连接。

在一些实施例中，所述版图还包括：

第三接触结构，位于所述沟道沿所述第二方向相对的第二侧；其中，所述第三接触结构与所述沟道侧壁的栅极结构连接，所述栅极结构包裹所述沟道的侧壁。

在一些实施例中，所述版图包括沟道组，所述沟道组包括相邻的至少两个所述沟道；其中，所述第一掺杂区位于相邻的两个所述沟道之间的间隔的下方且分别与相邻的两个所述沟道连接。

在一些实施例中，所述版图还包括：

多个所述沟道组；多个所述沟道组沿所述第一方向间隔排布；

隔离结构，位于相邻的两个所述沟道组之间。

在一些实施例中，所述沟道在所述第一方向上具有第一尺寸，所述沟道在所述第二方向上具有第二尺寸；其中，所述第二尺寸大于所述第一尺寸。

根据本申请实施例的第二方面，提供一种半导体结构，包括：

多个沟道，所述多个沟道沿第一方向间隔排布；其中，每个所述沟道沿第二方向延伸；所述第二方向和所述第一方向垂直；所述沟道中载流子的传输方向与所述第一方向和所述第二方向均垂直。

在一些实施例中，所述半导体结构还包括：

第一接触结构，位于所述沟道沿所述第二方向相对的第一侧；其中，所述第一接触结构与所述沟道下方的第一掺杂区连接，所述第一掺杂区与所述沟道连接；

第二接触结构，位于所述沟道上方的第二掺杂区之上；其中，所述第二接触结构与所述第二掺杂区连接，所述第二掺杂区与所述沟道连接。

在一些实施例中，所述半导体结构还包括：

第三接触结构，位于所述沟道沿所述第二方向相对的第二侧；其中，所述第三接触结构与所述沟道侧壁的栅极结构连接，所述栅极结构包裹所述沟道的侧壁。

在一些实施例中，所述半导体结构包括沟道组，所述沟道组包括相邻的至少两个所述沟道；其中，所述第一掺杂区位于相邻的两个所述沟道之间的间隔的下方且分别与相邻的两个所述沟道连接。

在一些实施例中，所述半导体结构还包括：

多个所述沟道组；多个所述沟道组沿所述第一方向间隔排布；

隔离结构，位于相邻的两个所述沟道组之间。

在一些实施例中，所述沟道在所述第一方向上具有第一尺寸，所述沟道在所述第二方向上具有第二尺寸；其中，所述第二尺寸大于所述第一尺寸。

本申请实施例提供的半导体结构的版图中，由于多个沟道沿第一方向间隔排布，每个沟道沿第二方向延伸，沟道中载流子的传输方向与第一方向和第二方向均垂直；第一方面，可设计形成垂直场效应晶体管，使得垂直场效应晶体管的沟道的延伸方向与现有的FinFET的沟道的延伸方向保持一致，从而可与现有的制造工艺兼容，垂直场效应晶体管可基于现有成熟的FinFET技术制造，如此，可最大化利用现有的FinFET技术，节约制造成本；第二方面，由于沟道沿第二方向延伸，可节省标准单元的高度，更有效的提升晶体管密度并进一步提高垂直场效应晶体管的性能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1是本申请实施例提供的一种垂直场效应晶体管的版图的示意图；

图2是本申请实施例提供的一种半导体结构的版图的示意图；

图3是本申请实施例提供的一种半导体结构沿Y-Y’的剖面示意图；

图4是本申请实施例提供的一种半导体结构沿X-X’的剖面示意图；

图5是本申请实施例提供的一种半导体结构沿X1-X1’的剖面示意图；

图6是本申请实施例提供的一种半导体结构沿X2-X2’的剖面示意图；

图7至图12是本申请实施例提供的一种半导体结构的版图设计的过程示意图；

图13是本申请实施例提供的一种半导体结构的版图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。

图1是本申请实施例提供的一种垂直场效应晶体管100的版图的示意图。参照图1所示，该垂直场效应晶体管100的版图包括至少两个沟道110，至少两个沟道110沿第二方向(例如，x方向)间隔排布，每个沟道110沿第一方向(例如，y方向)延伸。在图1所示的版图设计中，一方面，由于沟道110的延伸方向与现有的FinFET的沟道的延伸方向(即x方向)垂直，难以与现有的制造工艺兼容，导致垂直场效应晶体管无法基于现有成熟的FinFET技术制造；另一方面，由于沟道110沿第一方向延伸，会使得版图的标准单元(Standard Cell)具有较高的高度(Height)。这里，高度指的是y方向上的尺寸。

图2是本申请实施例提供的一种半导体结构200的版图的示意图。参照图2所示，半导体结构200的版图，包括：多个沟道210，多个沟道210沿第一方向间隔排布；其中，每个沟道210沿第二方向延伸；第二方向和第一方向垂直；沟道210中载流子的传输方向与第一方向和第二方向均垂直。图2示出了沿y方向间隔排布的四个沟道210，每个沟道210沿x方向延伸。在实际应用中，沟道210的数量不限于四个，还可以少于四个或者多于四个，本申请对此并无特殊限制。

本实施例中，半导体结构200包括但不限于垂直场效应晶体管，半导体结构200包括沟道210、位于沟道210下方的第一掺杂区(图2中未示出)和位于沟道210上方的第二掺杂区(图2中未示出)，其中，第一掺杂区、沟道210和第二掺杂区由下至上依次连接。这里，第一掺杂区、沟道210、第二掺杂区的排布方向垂直于xy平面，例如，第一掺杂区、沟道210、第二掺杂区沿z方向依次排布，关于z方向将在下文的实施例中进行描述，在此不再赘述。可以理解的是，垂直场效应晶体管具有垂直沟道210，沟道210中的载流子将在电场的作用下沿z方向传输，载流子包括电子或空穴，取决于晶体管的导电类型，晶体管的导电类型包括P型或N型。

在一些实施例中，沟道210包括纳米片(Nanosheet)或纳米线(Nanowire)，如此，可在单位面积内设计更多的晶体管，提高半导体器件的集成度。第一掺杂区为源极或漏极中的一者，第二掺杂区为源极或漏极中的另一者。在实际应用中，本领域技术人员可以根据设计需求合理设计第一掺杂区和第二掺杂区的类型，本申请对此并无特殊限制。

需要说明的是，本申请中所使用的第一方向和第二方向分别表示为y方向和x方向，y方向和x方向均平行于衬底的表面，z方向垂直于衬底的表面。y方向和x方向相交，y方向和x方向之间的夹角包括锐角、直角或钝角，此后不再赘述。本申请中，y方向和x方向之间的夹角为直角，即y方向、x方向和z方向两两垂直。

本申请提供的半导体结构的版图中，由于多个沟道沿第一方向间隔排布，每个沟道沿第二方向延伸，沟道中载流子的传输方向与第一方向和第二方向均垂直；第一方面，可设计形成垂直场效应晶体管，使得垂直场效应晶体管的沟道的延伸方向与现有的FinFET的沟道的延伸方向保持一致，从而可与现有的制造工艺兼容，垂直场效应晶体管可基于现有成熟的FinFET技术制造，如此，可最大化利用现有的FinFET技术，节约制造成本；第二方面，由于沟道沿第二方向延伸，可节省标准单元的高度，更有效的提升晶体管密度并进一步提高垂直场效应晶体管的性能。

在一些实施例中，参照图2所示，版图还包括：

第一接触结构240，位于沟道210沿第二方向相对的第一侧；其中，第一接触结构240与沟道210下方的第一掺杂区连接，第一掺杂区与沟道210连接；

第二接触结构230，位于沟道210上方的第二掺杂区之上；其中，第二接触结构230与第二掺杂区连接，第二掺杂区与沟道210连接。

本实施例中，第一接触结构240可以是底部源/漏接触(Bottom S/D contact)，第一接触结构240可位于第一电介质层204中，并与第一电介质层204下方的第一掺杂区连接，第一接触结构240连接的第一掺杂区的数量可以是一个或多个，例如，图2中第一接触结构240连接两个第一掺杂区，即两个第一掺杂区共用一个第一接触结构240；第二接触结构230可以是顶部源/漏接触(Top S/D contact)，第二接触结构230连接的第二掺杂区的数量可以是一个或多个，例如，图2中第二接触结构230连接四个第二掺杂区，即四个第二掺杂区共用一个第二接触结构230。

第一接触结构240和第二接触结构230的材料包括导电材料，例如，钨、钽、钛、镍、铂等金属材料中的至少一种。在一些实施例中，第一接触结构240和第二接触结构230的材料可以相同；在另一些实施例中，第一接触结构240和第二接触结构230的材料可以不同。相较于图1中底部源/漏接触140和顶部源/漏接触130沿y方向间隔排布，本申请中，第一接触结构240和第二接触结构230沿x方向间隔排布，可节省标准单元的高度。

在一些实施例中，版图还包括：第三接触结构250，位于沟道210沿第二方向相对的第二侧；其中，第三接触结构250与沟道210侧壁的栅极结构连接，栅极结构包裹沟道210的侧壁。

本实施例中，半导体结构200还包括栅极结构(图中未示出)，栅极结构位于第二电介质层207中且包裹沟道210的侧壁，其中，栅极结构包括栅极和栅介质层，栅介质层位于栅极和沟道210之间，如此，可形成全环绕栅型垂直场效应晶体管，增大栅极对沟道210的控制面积。为了便于示意，图2中未示出栅极和栅介质层，栅极的材料包括导电材料，例如，钨、钽、钛、镍、铂等金属材料中的至少一种。

在一些实施例中，栅介质层包括第一栅介质层和第二栅介质层；其中，第一栅介质层位于沟道210和第二栅介质层之间，第一栅介质层的介电常数大于第二栅介质层的介电常数。第一栅介质层的材料包括高介电常数的材料，例如，氧化铝、氧化铪、氧化锆等；第二栅介质层包括低介电常数的材料，例如，硅氧化物、硅氮化物、硅氮氧化物等。可以理解的是，本实施例中栅介质层为复合膜层。当然，在其它实施例中，栅介质层可以是单一膜层。

本实施例中，第三接触结构250可以是栅极接触(Gate contact)，第三接触结构250可位于第三电介质层208中，并与第三电介质层208下方的栅极连接，第三接触结构250的材料包括导电材料，例如，钨、钽、钛、镍、铂等金属材料中的至少一种。相较于图1中底部源/漏接触140、顶部源/漏接触130和栅极接触150沿y方向间隔排布，本申请中，第一接触结构240、第二接触结构230和第三接触结构250沿x方向间隔排布，可节省标准单元的高度。

在一些实施例中，版图包括沟道组，沟道组包括相邻的至少两个沟道；其中，第一掺杂区位于相邻的两个沟道之间的间隔的下方且分别与相邻的两个沟道连接。例如，图2中示出了两个沟道组CG(Channel Group)，每个沟道组CG包括沿y方向间隔排布的两个沟道210，两个沟道210通过位于其间隔下方的第一掺杂区连接，可以理解的是，第一掺杂区位于两个沟道210下方且位于两个沟道210之间。在其他实施例中，垂直场效应晶体管具有单个沟道，第一掺杂区位于沟道的正下方。

本实施例中，相邻的至少两个沟道210串联构成沟道组CG，沟道组CG可作为垂直场效应晶体管的传输沟道，可以理解的是，垂直场效应晶体管具有“U”型沟道。当然，半导体结构200的版图中沟道组CG的数量不限于图2所示的两个，每个沟道组CG中沟道210的数量也不限于图2所示的两个，本领域技术人员可以根据实际需求合理设计沟道组中沟道的数量。

在一些实施例中，版图还包括：多个沟道组；多个沟道组沿第一方向间隔排布；隔离结构，位于相邻的两个沟道组之间。例如，图2中示出了两个沟道组CG，隔离结构位于两个沟道组CG之间，隔离结构的延伸方向可与沟道的延伸方向相同，即隔离结构沿x方向延伸。隔离结构的材料包括绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物中的至少一种，隔离结构用于将相邻的两个晶体管电性隔离。

在一些实施例中，沟道在第一方向上具有第一尺寸，沟道在第二方向上具有第二尺寸；其中，第二尺寸大于第一尺寸。本实施例中，通过设置沟道210在x方向上的第二尺寸大于在y方向上的第一尺寸，如此，可保证沟道的延伸方向与现有的FinFET的沟道的延伸方向保持一致，从而可与现有的制造工艺兼容。

基于上述半导体结构的版图，本申请还提供一种半导体结构。下面将结合图3至图6对本申请提供的半导体结构300进行说明，其中，图3是本申请实施例提供的一种半导体结构300沿Y-Y’的剖面示意图，图4是本申请实施例提供的一种半导体结构300沿X-X’的剖面示意图，图5是本申请实施例提供的一种半导体结构300沿X1-X1’的剖面示意图，图6是本申请实施例提供的一种半导体结构300沿X2-X2’的剖面示意图，图3至图6中虚线框内为半导体结构300的版图示意图，可参照上述关于图2实施例的描述进行理解，为了简洁，下文不再赘述。

参照图3所示，半导体结构300，包括：多个沟道310，多个沟道310沿第一方向间隔排布；其中，每个沟道310沿第二方向延伸；第二方向和第一方向垂直；沟道310中载流子的传输方向与第一方向和第二方向均垂直。

本实施例中，半导体结构300包括但不限于垂直场效应晶体管，半导体结构300包括沟道310、位于沟道310下方的第一掺杂区302和位于沟道310上方的第二掺杂区311，其中，第一掺杂区302、沟道310和第二掺杂区311由下至上依次连接。这里，第一掺杂区302、沟道310、第二掺杂区311沿z方向依次排布。可以理解的是，垂直场效应晶体管具有垂直沟道310，沟道310中的载流子将在电场的作用下沿z方向传输，载流子包括电子或空穴，取决于晶体管的导电类型，晶体管的导电类型包括P型或N型。

在一些实施例中，沟道310包括纳米片(Nanosheet)或纳米线(Nanowire)，如此，可在单位面积内设计更多的晶体管，提高半导体器件的集成度。第一掺杂区302为源极或漏极中的一者，第二掺杂区311为源极或漏极中的另一者。在实际应用中，本领域技术人员可以根据设计需求合理设计第一掺杂区302和第二掺杂区311的类型，本申请对此并无特殊限制。

在一些实施例中，沟道310、第一掺杂区302和第二掺杂区311可以由衬底301形成，例如，通过刻蚀或外延，刻蚀包括但不限于干法刻蚀、湿法刻蚀中的至少一种，外延包括同质外延或异质外延。例如，沟道310通过刻蚀衬底301形成，第一掺杂区302和第二掺杂区311通过对衬底301进行异质外延形成；衬底301包括但不限于硅衬底301，沟道310可以掺杂有P型掺杂离子(或者N型掺杂离子)；第一掺杂区302和第二掺杂区311包括但不限于硅锗，第一掺杂区302和第二掺杂区311可以掺杂有N型掺杂离子(或者P型掺杂离子)。

在一具体实施例中，可通过刻蚀衬底301形成沿y方向间隔排布的多个第一沟槽，位于相邻的两个第一沟槽之间的衬底301构成沟道310；刻蚀第一沟槽底部暴露的衬底301，并在暴露的衬底301被刻蚀的位置处进行外延形成第一掺杂区302；在第一掺杂区302上方形成底部间隔层304；在形成有底部间隔层304的第一沟槽中形成栅极结构以及栅极隔离结构303；对沟道310的顶部进行外延形成第二掺杂区311，如图3所示；关于栅极结构和栅极隔离结构303将在下文的实施例中进行描述，在此不再赘述。这里，底部间隔层304用于在后续的工艺中保护已形成的第一掺杂区302，避免第一掺杂区302的损伤或者污染，底部间隔层304的材料包括但不限于硅氮化物。

本申请提供的半导体结构中，由于多个沟道沿第一方向间隔排布，每个沟道沿第二方向延伸，沟道中载流子的传输方向与第一方向和第二方向均垂直；第一方面，可形成垂直场效应晶体管，使得垂直场效应晶体管的沟道的延伸方向与现有的FinFET的沟道的延伸方向保持一致，从而可与现有的制造工艺兼容，垂直场效应晶体管可基于现有成熟的FinFET技术制造，如此，可最大化利用现有的FinFET技术，节约制造成本。

在一些实施例中，参照图3至图6所示，半导体结构300还包括：

第一接触结构340，位于沟道310沿第二方向相对的第一侧；其中，第一接触结构340与沟道310下方的第一掺杂区302连接，第一掺杂区302与沟道310连接；

第二接触结构330，位于沟道310上方的第二掺杂区311之上；其中，第二接触结构330与第二掺杂区311连接，第二掺杂区311与沟道310连接。

参照图4和图5所示，第一接触结构340可以是底部源/漏接触，第一接触结构340连接的第一掺杂区302的数量可以是一个或多个；第二接触结构330可以是顶部源/漏接触，第二接触结构330连接的第二掺杂区311的数量可以是一个或多个。在实际应用中，可通过光刻和刻蚀分别形成暴露第一掺杂区302的第一通孔以及暴露第二掺杂区311的第二通孔，向第一通孔和第二通孔中分别填充导电材料，以分别形成第一接触结构340和第二接触结构330。这里，第一接触结构340和第二接触结构330可以同时形成或者先后形成，本申请实施例对第一接触结构340和第二接触结构330形成的先后顺序并无特殊限制。

第一接触结构340和第二接触结构330的材料包括导电材料，例如，钨、钽、钛、镍、铂等金属材料中的至少一种。在一些实施例中，第一接触结构340和第二接触结构330的材料可以相同；在另一些实施例中，第一接触结构340和第二接触结构330的材料可以不同。相较于采用图1中的版图形成沿y方向间隔排布的底部源/漏接触140和顶部源/漏接触130，本申请中，第一接触结构340和第二接触结构330沿x方向间隔排布，可减小半导体结构300在Y方向上的尺寸。

在一些实施例中，参照图3至图6所示，半导体结构300还包括：第三接触结构350，位于沟道310沿第二方向相对的第二侧；其中，第三接触结构350与沟道310侧壁的栅极结构连接，栅极结构包裹沟道310的侧壁。

本实施例中，半导体结构300还包括栅极结构，栅极结构包裹沟道310的侧壁，其中，栅极结构包括栅极和栅介质层306，栅介质层306位于栅极和沟道310之间，如此，可形成全环绕栅型垂直场效应晶体管，增大栅极对沟道310的控制面积。栅极的材料包括导电材料，例如，钨、钽、钛、镍、铂等金属材料中的至少一种。相邻的两个栅极结构之间通过栅极隔离结构电性隔离，栅极隔离结构的材料包括硅氧化物、硅氮化物中的至少一种，本实施例中，栅极隔离结构包括第一栅极隔离层307和第二栅极隔离层308，第一栅极隔离层307包括但不限于硅氮化物，第二栅极隔离层308包括但不限于硅氧化物。

在一些实施例中，栅介质层306包括第一栅介质层和第二栅介质层；其中，第一栅介质层位于沟道310和第二栅介质层之间，第一栅介质层的介电常数大于第二栅介质层的介电常数。第一栅介质层的材料包括高介电常数的材料，例如，氧化铝、氧化铪、氧化锆等；第二栅介质层包括低介电常数的材料，例如，硅氧化物、硅氮化物、硅氮氧化物等。可以理解的是，本实施例中栅介质层306为复合膜层。当然，在其它实施例中，栅介质层306可以是单一膜层。在一具体实施例中，在形成底部间隔层304之后，还可对沟道310进行氧化形成氧化薄层305，氧化薄层305可构成栅介质层306的一部分，氧化薄层305包括但不限于氧化硅。

本实施例中，第三接触结构350可以是栅极接触，第三接触结构350的材料包括导电材料，例如，钨、钽、钛、镍、铂等金属材料中的至少一种。在实际应用中，可通过光刻和刻蚀形成暴露栅极结构的栅极通孔，向栅极通孔中填充导电材料，以形成第三接触结构350。相较于采用图1中的版图形成沿y方向间隔排布的底部源/漏接触140、顶部源/漏接触130和栅极接触150，本申请中，第一接触结构340、第二接触结构330和第三接触结构350沿x方向间隔排布，可减小半导体结构300在Y方向上的尺寸。

在一些实施例中，半导体结构300包括沟道组，沟道组包括相邻的至少两个沟道310；其中，第一掺杂区302位于相邻的两个沟道310之间的间隔的下方且分别与相邻的两个沟道310连接。例如，图3中示出了两个沟道组CG，每个沟道组CG包括沿y方向间隔排布的两个沟道310，两个沟道310通过位于其间隔下方的第一掺杂区302连接。

本实施例中，相邻的至少两个沟道310串联构成沟道组CG，沟道组CG可作为垂直场效应晶体管的传输沟道，可以理解的是，垂直场效应晶体管具有“U”型沟道。当然，半导体结构300中沟道组CG的数量不限于图3所示的两个，每个沟道组CG中沟道310的数量也不限于图3所示的两个，本领域技术人员可以根据实际需求合理设计沟道组中沟道的数量。

在一些实施例中，任意两个沟道组CG中沟道310的数量可以相同或者不同，例如，图3所示的两个沟道组CG中沟道310的数量相同。

在一些实施例中，半导体结构300还包括：多个沟道组；多个沟道组沿第一方向间隔排布；隔离结构303，位于相邻的两个沟道组之间。例如，图3中示出了两个沟道组CG，隔离结构303位于两个沟道组CG之间，隔离结构303的延伸方向可与沟道310的延伸方向相同，即隔离结构303沿x方向延伸。隔离结构303的材料包括绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物中的至少一种，隔离结构303用于将相邻的两个晶体管电性隔离。

在一些实施例中，沟道310在第一方向上具有第一尺寸，沟道310在第二方向上具有第二尺寸；其中，第二尺寸大于第一尺寸。本实施例中，通过设置沟道310在x方向上的第二尺寸大于在y方向上的第一尺寸，如此，可保证沟道的延伸方向与现有的FinFET的沟道的延伸方向保持一致，从而可与现有的制造工艺兼容。

基于上述半导体结构的版图，本申请还提供一种半导体结构的版图设计方法。下面将结合图7至图13对本申请提供的版图设计方法进行说明。

参照图7所示，确定标准单元大小，并在标准单元中形成沿y方向间隔排布的多个初始沟道410’，初始沟道410’沿x方向延伸；基于初始沟道410’的位置确定第一掺杂区的大小和位置。为了便于理解，图7中示意出四个初始沟道410’。

参照图8所示，对多个初始沟道410’进行切割，形成多个沟道410，沟道410沿x方向延伸。例如，对图8中初始沟道410’暴露的位置进行切割，一个初始沟道410’可切割形成1对沟道410。

参照图9所示，在两个沟道410之间形成底部间隔层404，底部间隔层404可位于第一掺杂区上方，底部间隔层404用于保护第一掺杂区。

参照图10所示，在两个沟道410之间形成栅极隔离结构408，栅极隔离结构408位于相邻的两个栅极结构之间，栅极隔离结构用于隔离相邻的两个栅极结构。

参照图11所示，形成第一接触结构、第二接触结构、第三接触结构；第一接触结构位于第一掺杂区上方，并与第一掺杂区连接；第二接触结构位于第二掺杂区上方，并与第二掺杂区连接；第三接触结构位于栅极结构上方，并与栅极连接。

参照图12所示，在第一接触结构、第二接触结构和第三接触结构上方形成互连结构，互连结构包括过孔(via)460和金属层(metal)470，互连结构用于将第一接触结构、第二接触结构和第三接触结构引出。

基于上述图7至图12所示的设计方法，可形成如图13所示的版图，在图13所示的版图中，多个沟道沿第一方向间隔排布，每个沟道沿第二方向延伸，沟道中载流子的传输方向与第一方向和第二方向均垂直；第一方面，可设计形成垂直场效应晶体管，使得垂直场效应晶体管的沟道的延伸方向与现有的FinFET的沟道的延伸方向保持一致，从而可与现有的制造工艺兼容，垂直场效应晶体管可基于现有成熟的FinFET技术制造，如此，可最大化利用现有的FinFET技术，节约制造成本；第二方面，由于沟道沿第二方向延伸，可节省标准单元的高度，更有效的提升晶体管密度并进一步提高垂直场效应晶体管的性能。

在本申请的描述中，参考术语“一些实施例”、“示例”或“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请实施例的至少一个实施例或示例中。在本申请中，对上述术语的示意性表述不是必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本申请中描述的不同实施例或示例以及不同实施例或示例的特征进行结合。

以上所述仅为本申请的较佳实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种半导体结构的版图，其特征在于，包括：

多个沟道，所述多个沟道沿第一方向间隔排布；其中，每个所述沟道沿第二方向延伸；所述第二方向和所述第一方向垂直；所述沟道中载流子的传输方向与所述第一方向和所述第二方向均垂直。

2.根据权利要求1所述的版图，其特征在于，所述版图还包括：

第一接触结构，位于所述沟道沿所述第二方向相对的第一侧；其中，所述第一接触结构与所述沟道下方的第一掺杂区连接，所述第一掺杂区与所述沟道连接；

第二接触结构，位于所述沟道上方的第二掺杂区之上；其中，所述第二接触结构与所述第二掺杂区连接，所述第二掺杂区与所述沟道连接。

3.根据权利要求2所述的版图，其特征在于，所述版图还包括：

第三接触结构，位于所述沟道沿所述第二方向相对的第二侧；其中，所述第三接触结构与所述沟道侧壁的栅极结构连接，所述栅极结构包裹所述沟道的侧壁。

4.根据权利要求2所述的版图，其特征在于，所述版图包括沟道组，所述沟道组包括相邻的至少两个所述沟道；其中，所述第一掺杂区位于相邻的两个所述沟道之间的间隔的下方且分别与相邻的两个所述沟道连接。

5.根据权利要求4所述的版图，其特征在于，所述版图还包括：

多个所述沟道组；多个所述沟道组沿所述第一方向间隔排布；

隔离结构，位于相邻的两个所述沟道组之间。

6.根据权利要求1所述的版图，其特征在于，所述沟道在所述第一方向上具有第一尺寸，所述沟道在所述第二方向上具有第二尺寸；其中，所述第二尺寸大于所述第一尺寸。

7.一种半导体结构，其特征在于，包括：

多个沟道，所述多个沟道沿第一方向间隔排布；其中，每个所述沟道沿第二方向延伸；所述第二方向和所述第一方向垂直；所述沟道中载流子的传输方向与所述第一方向和所述第二方向均垂直。

8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：

第一接触结构，位于所述沟道沿所述第二方向相对的第一侧；其中，所述第一接触结构与所述沟道下方的第一掺杂区连接，所述第一掺杂区与所述沟道连接；

第二接触结构，位于所述沟道上方的第二掺杂区之上；其中，所述第二接触结构与所述第二掺杂区连接，所述第二掺杂区与所述沟道连接。

9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：

第三接触结构，位于所述沟道沿所述第二方向相对的第二侧；其中，所述第三接触结构与所述沟道侧壁的栅极结构连接，所述栅极结构包裹所述沟道的侧壁。

10.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构包括沟道组，所述沟道组包括相邻的至少两个所述沟道；其中，所述第一掺杂区位于相邻的两个所述沟道之间的间隔的下方且分别与相邻的两个所述沟道连接。

11.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：

多个所述沟道组；多个所述沟道组沿所述第一方向间隔排布；

隔离结构，位于相邻的两个所述沟道组之间。

12.根据权利要求7所述的半导体结构，其特征在于，所述沟道在所述第一方向上具有第一尺寸，所述沟道在所述第二方向上具有第二尺寸；其中，所述第二尺寸大于所述第一尺寸。