CN220420232U - 像素电路、栅极驱动电路、显示面板及终端设备 - Google Patents

Abstract

本公开提供一种像素电路、栅极驱动电路、显示面板及终端设备。该像素电路包括：数据写入子电路(1)，用于在所述扫描信号端(G2)的控制下对所述第一节点(N1)进行充电；驱动子电路(6)，用于控制所述第一节点(N1)与所述第二节点(N2)连接；发光控制子电路(5)，用于在所述发光控制信号端(EM)的控制下控制所述第二节点(N2)与所述发光元件(L0)的第一极连接；第一复位子电路(3)，用于在所述第一复位信号端(G3)的控制下对所述发光元件(L0)的第一极进行复位，所述第一复位信号端(G3)的相位与所述发光控制信号端(EM)的相位相反。本公开能够提高显示品质。

Description

像素电路、栅极驱动电路、显示面板及终端设备

技术领域

本公开涉及显示技术领域，尤其涉及一种像素电路、栅极驱动电路、显示面板及终端设备。

背景技术

有机发光二极管显示面板具有自发光、驱动电压低、发光效率高、色彩鲜艳、对比度高、宽视角、响应速度快、功耗低等优点，已发展成为最具有发展潜力的显示面板。然而，该有机发光二极管显示面板还有待进一步改进。

发明内容

本公开的目的在于提供一种像素电路、栅极驱动电路、显示面板及终端设备，能够提高显示品质。

根据本公开的一个方面，提供一种像素电路，包括：

数据写入子电路，与第一节点以及扫描信号端连接，用于在所述扫描信号端的控制下对所述第一节点进行充电；

驱动子电路，与所述第一节点和第二节点连接，用于控制所述第一节点与所述第二节点连接；

发光控制子电路，与发光控制信号端、第二节点以及发光元件的第一极连接，用于在所述发光控制信号端的控制下控制所述第二节点与所述发光元件的第一极连接；

第一复位子电路，与第一复位信号端和所述发光元件的第一极连接，用于在所述第一复位信号端的控制下对所述发光元件的第一极进行复位，所述第一复位信号端的相位与所述发光控制信号端的相位相反。

进一步地，所述第一复位子电路包括：

第一复位晶体管，所述第一复位晶体管的控制极与所述第一复位信号端连接，所述第一复位晶体管的第一极与第一初始化信号端连接，所述第一复位晶体管的第二极与所述发光元件的第一极连接。

进一步地，所述驱动子电路包括：

驱动晶体管，所述驱动晶体管的第一极与所述第一节点连接，所述驱动晶体管的第二极与所述第二节点连接。

进一步地，所述像素电路还包括：

补偿子电路，与所述扫描信号端、所述驱动晶体管的第二极以及第三节点连接，用于在所述扫描信号端的控制下控制所述驱动晶体管的第二极与所述第三节点连接，所述第三节点与所述驱动晶体管的控制极连接；

第二复位子电路，与所述驱动晶体管的控制极以及第二复位信号端连接，用于在所述第二复位信号端的控制下对所述驱动晶体管的控制极进行复位；

存储子电路，与所述驱动晶体管的控制极连接，用于对所述驱动晶体管的控制极的电位进行存储。

进一步地，所述补偿子电路包括：

第一补偿晶体管，所述第一补偿晶体管的控制极与所述扫描信号端连接，所述第一补偿晶体管的第一极与所述第二节点连接；

第二补偿晶体管，所述第二补偿晶体管的控制极与所述扫描信号端连接，所述第二补偿晶体管的第一极与所述第一补偿晶体管的第二极连接，所述第二补偿晶体管的第二极与所述驱动晶体管的控制极连接；

所述第二复位子电路包括：

第二复位晶体管，所述第二复位晶体管的控制极与所述第二复位信号端连接，所述第二复位晶体管的第一极与第二初始化信号端连接，所述第二复位晶体管的第二极与所述驱动晶体管的控制极连接；

所述存储子电路包括：

第一电容，连接于所述驱动晶体管的控制极与第一电源端之间。

进一步地，所述发光控制子电路包括：

第一发光控制晶体管，所述第一发光控制晶体管的控制极与所述发光控制信号端连接，所述第一发光控制晶体管的第一极与第一电源端连接，所述第一发光控制晶体管的第二极与所述第一节点连接；

第二发光控制晶体管，所述第二发光控制晶体管的控制极与所述发光控制信号端连接，所述第二发光控制晶体管的第一极与所述第二节点连接，所述第二发光控制晶体管的第二极与所述发光元件的第一极连接；

所述数据写入子电路包括：

数据写入晶体管，所述数据写入晶体管的控制极与所述扫描信号端连接，所述数据写入晶体管的第一极与数据信号端连接，所述数据写入晶体管的第二极与所述第一节点连接。

根据本公开的一个方面，提供一种栅极驱动电路，包括：

输入子电路，与信号输入端和第四节点连接，用于根据所述信号输入端控制所述第四节点的电位；

第一控制子电路，与第五节点连接，用于控制所述第五节点的电位；

第一输出子电路，与第一电源信号端、第二电源信号端、所述第四节点、所述第五节点以及第一信号输出端连接，用于在所述第四节点的控制下控制所述第一电源信号端与所述第一信号输出端连接，还用于在所述第五节点的控制下控制所述第二电源信号端与所述第一信号输出端连接；所述第一信号输出端与所述的发光控制信号端连接；

第二输出子电路，与第一电源信号端、第二电源信号端、所述第四节点、所述第五节点以及第二信号输出端连接，用于在所述第四节点的控制下控制所述第二电源信号端与所述第二信号输出端连接，还用于在所述第五节点的控制下控制所述第一电源信号端与所述第二信号输出端连接；所述第二信号输出端与所述的第一复位信号端连接。

进一步地，所述第一输出子电路包括：

第一输出晶体管，所述第一输出晶体管的控制极与所述第四节点连接，所述第一输出晶体管的第一极与所述第一电源信号端连接，所述第一输出晶体管的第二极与所述第一信号输出端连接；

第二输出晶体管，所述第二输出晶体管的控制极与所述第五节点连接，所述第二输出晶体管的第一极与所述第二电源信号端连接，所述第二输出晶体管的第二极与所述第一信号输出端连接。

进一步地，所述第二输出子电路包括：

第三输出晶体管，所述第三输出晶体管的控制极与所述第四节点连接，所述第三输出晶体管的第一极与所述第二电源信号端连接，所述第三输出晶体管的第二极与所述第二信号输出端连接；

第四输出晶体管，所述第四输出晶体管的控制极与所述第五节点连接，所述第四输出晶体管的第一极与所述第一电源信号端连接，所述第四输出晶体管的第二极与所述第二信号输出端连接。

进一步地，所述第二输出子电路还包括：

第三电容，连接于所述第五节点与第一时钟信号端之间。

进一步地，所述输入子电路包括：

输入晶体管，所述输入晶体管的控制极与第一时钟信号端连接，所述输入晶体管的第一极与所述信号输入端连接，所述输入晶体管的第二极与所述第四节点连接。

进一步地，所述第一控制子电路包括：

第一控制晶体管，所述第一控制晶体管的控制极与第一时钟信号端连接，所述第一控制晶体管的第一极与所述第一电源信号端连接；

第二控制晶体管，所述第二控制晶体管的控制极与所述第四节点连接，所述第二控制晶体管的第一极与所述第一时钟信号端连接，所述第二控制晶体管的第二极与所述第一控制晶体管的第二极连接；

第三控制晶体管，所述第三控制晶体管的控制极与所述第一控制晶体管的第二极连接，所述第三控制晶体管的第一极与所述第二时钟信号端连接；

第四控制晶体管，所述第四控制晶体管的控制极与所述第二时钟信号端连接，所述第四控制晶体管的第一极与所述第三控制晶体管的第二极连接，所述第四控制晶体管的第二极与所述第五节点连接。

进一步地，所述栅极驱动电路还包括第二控制子电路，所述第二控制子电路包括：

第六控制晶体管，所述第六控制晶体管的控制极与所述第一控制晶体管的第二极连接，所述第六控制晶体管的第一极与所述第二电源信号端连接；

第七控制晶体管，所述第七控制晶体管的控制极与所述第二时钟信号端连接，所述第七控制晶体管的第一极与所述第六控制晶体管的第二极连接，所述第七控制晶体管的第二极与所述第四节点连接。

进一步地，所述栅极驱动电路还包括第三控制子电路，所述第三控制子电路包括：

第五控制晶体管，所述第五控制晶体管的控制极与所述第四节点连接，所述第五控制晶体管的第一极与所述第二电源信号端连接，所述第五控制晶体管的第二极与所述第五节点连接。

根据本公开的一个方面，提供一种显示面板，包括所述的像素电路和/或所述的栅极驱动电路。

根据本公开的一个方面，提供一种终端设备，包括所述的显示面板。

本公开的像素电路、栅极驱动电路、显示面板及终端设备，第一复位信号端的相位与所述发光控制信号端的相位相反，也就是说，当发光控制信号端为高电平时，第一复位信号端为低电平，当发光控制信号端为低电平时，第一复位信号端为高电平，如此设置，当发光控制子电路每次控制所述第二节点与所述发光元件的第一极断开时，第一复位子电路都可以对发光元件的第一极进行复位，使得发光元件的第一极的电位在发光控制子电路每次控制所述第二节点与所述发光元件的第一极连通前都保持一致和稳定，使发光更加均匀，避免过亮或过暗，提高了显示品质。

附图说明

图1是本公开实施方式的像素电路的框图。

图2是本公开实施方式的像素电路的结构示意图。

图3是图2所示像素电路的工作时序图。

图4是本公开实施方式的栅极驱动电路的框图。

图5是本公开实施方式的栅极驱动电路的结构示意图。

图6是图5所示栅极驱动电路的工作时序图。

附图标记说明：1、数据写入子电路；2、补偿子电路；3、第一复位子电路；4、第二复位子电路；5、发光控制子电路；6、驱动子电路；7、存储子电路；8、第一输出子电路；9、第二输出子电路；10、输入子电路；11、第一控制子电路；12、第二控制子电路；13、第三控制子电路；T1、驱动晶体管；

T2、第一补偿晶体管；T3、数据写入晶体管；T4、第二复位晶体管；T5、第一复位晶体管；T6、第一发光控制晶体管；T7、第二发光控制晶体管；T8、第二补偿晶体管；T9、输入晶体管；T10、第一控制晶体管；T11、第二控制晶体管；T12、第三控制晶体管；T13、第四控制晶体管；T14、第一输出晶体管；

T15、第二输出晶体管；T16、第五控制晶体管；T17、第六控制晶体管；T18、第七控制晶体管；T19、第三输出晶体管；T20、第四输出晶体管；L0、发光元件；C1、第一电容；C2、第二电容；C3、第三电容；C4、第四电容；G1、第二复位信号端；G2、扫描信号端；G3、第一复位信号端；VI1、第一初始化信号端；VI2、第二初始化信号端；SD、数据信号端；EM、发光控制信号端；VDD、第一电源端；VSS、第二电源端；STV、信号输入端；CK1、第一时钟信号端；CK2、第二时钟信号端；VGL、第一电源信号端；VGH、第二电源信号端；EOUT、第一信号输出端；GOUT、第二信号输出端；N1、第一节点；N2、第二节点；N3、第三节点；N4、第四节点；N5、第五节点。

具体实施方式

这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。描述一些实施例时，可能使用了“连接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“连接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

本公开中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本公开实施方式提供一种像素电路。如图1所示，该像素电路可以包括数据写入子电路1、驱动子电路6、发光控制子电路5以及第一复位子电路3，其中：

该数据写入子电路1与第一节点N1以及扫描信号端G2连接，用于在扫描信号端G2的控制下对第一节点N1进行充电。该驱动子电路6与第一节点N1和第二节点N2连接，用于控制第一节点N1与第二节点N2连接。该发光控制子电路5与发光控制信号端EM、第二节点N2以及发光元件L0的第一极连接，用于在发光控制信号端EM的控制下控制第二节点N2与发光元件L0的第一极连接。该第一复位子电路3与第一复位信号端G3和发光元件L0的第一极连接，用于在第一复位信号端G3的控制下对发光元件L0的第一极进行复位，第一复位信号端G3的相位与发光控制信号端EM的相位相反。

本公开实施方式的像素电路，第一复位信号端G3的相位与发光控制信号端EM的相位相反，也就是说，当发光控制信号端EM为高电平时，第一复位信号端G3为低电平，当发光控制信号端EM为低电平时，第一复位信号端G3为高电平，如此设置，当发光控制子电路5每次控制第二节点N2与发光元件L0的第一极断开时，第一复位子电路3都可以对发光元件L0的第一极进行复位，使得发光元件L0的第一极的电位在发光控制子电路5每次控制第二节点N2与发光元件L0的第一极连通前都保持一致和稳定，使发光更加均匀，避免过亮或过暗，提高了显示品质。

下面对本公开实施方式的像素电路的各部分进行详细说明：

如图1和图2所示，该驱动子电路6与第一节点N1、第二节点N2以及第三节点N3连接，用于在第三节点N3的控制下控制第一节点N1与第二节点N2连接。举例而言，该驱动子电路6可以包括驱动晶体管T1。驱动晶体管T1的控制极与第三节点N3连接，驱动晶体管T1的第一极与第一节点N1连接，驱动晶体管T1的第二极与第二节点N2连接。

如图1和图2所示，该数据写入子电路1与第一节点N1以及扫描信号端G2连接，用于在扫描信号端G2的控制下对第一节点N1进行充电。举例而言，数据写入子电路1包括数据写入晶体管T3，数据写入晶体管T3的控制极与扫描信号端G2连接，数据写入晶体管T3的第一极与数据信号端SD连接，数据写入晶体管T3的第二极与第一节点N1连接。

如图1和图2所示，该发光控制子电路5与发光控制信号端EM、第二节点N2以及发光元件L0的第一极连接，用于在发光控制信号端EM的控制下控制第二节点N2与发光元件L0的第一极连接。进一步地，该发光控制子电路5还可以与第一电源端VDD以及第一节点N1连接，用于在发光控制信号端EM的控制下控制第一电源端VDD与第一节点N1连接。举例而言，该发光控制子电路5可以包括第一发光控制晶体管T6和第二发光控制晶体管T7。第一发光控制晶体管T6的控制极与发光控制信号端EM连接，第一发光控制晶体管T6的第一极与第一电源端VDD连接，第一发光控制晶体管T6的第二极与第一节点N1连接。第二发光控制晶体管T7的控制极与发光控制信号端EM连接，第二发光控制晶体管T7的第一极与第二节点N2连接，第二发光控制晶体管T7的第二极与发光元件L0的第一极连接。该发光元件L0的第二极可以连接于第二电源端VSS。其中，该发光元件L0的第一极可以为发光元件L0的阳极，该发光元件L0的第二极可以为发光元件L0的阴极。

如图1和图2所示，该第一复位子电路3与第一复位信号端G3和发光元件L0的第一极连接，用于在第一复位信号端G3的控制下对发光元件L0的第一极进行复位，第一复位信号端G3的相位与发光控制信号端EM的相位相反，即当发光控制信号端EM为高电平时，第一复位信号端G3为低电平，当发光控制信号端EM为低电平时，第一复位信号端G3为高电平。举例而言，该第一复位子电路3可以包括第一复位晶体管T5。该第一复位晶体管T5的控制极与第一复位信号端G3连接，第一复位晶体管T5的第一极与第一初始化信号端VI1连接，第一复位晶体管T5的第二极与发光元件L0的第一极连接。

如图1和图2所示，本公开的像素电路还可以包括补偿子电路2。该补偿子电路2与扫描信号端G2、驱动晶体管T1的第二极以及驱动晶体管T1的控制极连接，用于在扫描信号端G2的控制下控制驱动晶体管T1的第二极与驱动晶体管T1的控制极连接。举例而言，该补偿子电路2可以包括第一补偿晶体管T2和第二补偿晶体管T8。该第一补偿晶体管T2的控制极与扫描信号端G2连接，第一补偿晶体管T2的第一极与第二节点N2连接。该第二补偿晶体管T8的控制极与扫描信号端G2连接，第二补偿晶体管T8的第一极与第一补偿晶体管T2的第二极连接，第二补偿晶体管T8的第二极与驱动晶体管T1的控制极连接。

如图1和图2所示，本公开的像素电路还可以包括第二复位子电路4。该第二复位子电路4与驱动晶体管T1的控制极以及第二复位信号端G1连接，用于在第二复位信号端G1的控制下对驱动晶体管T1的控制极进行复位。举例而言，该第二复位子电路4可以包括第二复位晶体管T4。第二复位晶体管T4的控制极与第二复位信号端G1连接，第二复位晶体管T4的第一极与第二初始化信号端VI2连接，第二复位晶体管T4的第二极与驱动晶体管T1的控制极连接。

如图1和图2所示，本公开的像素电路还可以包括存储子电路7。该存储子电路7与驱动晶体管T1的控制极连接，用于对驱动晶体管T1的控制极的电位进行存储。举例而言，该存储子电路7可以包括第一电容C1。该第一电容C1连接于驱动晶体管T1的控制极与第一电源端VDD之间。

下面结合图3所示的工作时序图对图2中的像素电路的工作过程加以详细的说明，以上述所有晶体管均为P型薄膜晶体管为例，所有晶体管的导通电平均为低电平。

如图2和图3所示，在复位阶段t1，第一复位信号端G3为低电平，第一复位晶体管T5导通，第一初始化信号端VI1与发光元件L0的第一极导通，对发光元件L0的第一极进行复位；第二复位信号端G1为低电平，第二复位晶体管T4导通，第二初始化信号端VI2与第三节点N3导通，对第三节点N3进行复位。

如图2和图3所示，在数据写入阶段t2，第二复位信号端G1为高电平，第二复位晶体管T4关断；扫描信号端G2跳变为低电平，数据写入晶体管T3导通，第一补偿晶体管T2和第二补偿晶体管T8导通，通过预先设置第二初始化信号端VI2的输出信号的值，使驱动晶体管T1也处于导通状态，使得数据信号端SD与第三节点N3(驱动晶体管T1的控制极)导通，此时驱动晶体管T1的控制极和第一极连接，形成二极管方式，使得驱动晶体管T1的控制极电位含有驱动晶体管T1的阈值电压信号，实现了阈值电压的补偿，该驱动晶体管T1的控制极电位可以由第一电容C1保持。该第一复位信号端G3保持为低电平，第一复位晶体管T5保持导通状态，第一初始化信号端VI1持续对发光元件L0的第一极进行复位，由于第一初始化信号端VI1只是起到一个稳压作用，不会产生大的功耗损失。

如图2和图3所示，在发光阶段t3，当发光控制信号端EM为低电平时，第一发光控制晶体管T6和第二发光控制晶体管T7均导通，驱动晶体管T1也导通，第一电源端VDD与发光元件L0的第一极导通，形成发光电流，发光电流大小由驱动晶体管T1的控制极电位决定；由于第一复位信号端G3的相位与发光控制信号端EM的相位相反，在发光控制信号端EM为低电平时，第一复位信号端G3为高电平，第一复位晶体管T5关断，使得第一初始化信号端VI1的电位不会对发光元件L0的第一极造成影响。在PWM(Pulse Width Modulation，脉宽调制)下，当发光控制信号端EM由低电平跳变为高电平(t31，插黑阶段)时，第二发光控制晶体管T7关断，在第二发光控制晶体管T7自身耦合电容的作用下，发光控制信号端EM会对发光元件L0的第一极进行拉高，由于第一复位信号端G3为低电平，第一复位晶体管T5导通，第一初始化信号端VI1对发光元件L0的第一极进行复位，可以避免发光元件L0的第一极的电位被拉高，避免发光元件L0的亮度超出正常亮度；同时，在发光控制信号端EM每次由低电平跳变为高电平(t31，插黑阶段)时，第一初始化信号端VI1都会对发光元件L0的第一极进行复位，可以确保第一发光元件L0的第一极都是复位在相同值，确保第一发光元件L0的第一极信号的一致性和稳定性，避免闪烁现象的发生。

本公开实施方式还提供一种栅极驱动电路，该栅极驱动电路与上述的像素电路连接。如图4所示，该栅极驱动电路可以包括输入子电路10、第一控制子电路11、第一输出子电路8以及第二输出子电路9，其中：

该输入子电路10与信号输入端STV和第四节点N4连接，用于根据信号输入端STV控制第四节点N4的电位。该第一控制子电路11与第五节点N5连接，用于控制第五节点N5的电位。该第一输出子电路8与第一电源信号端VGL、第二电源信号端VGH、第四节点N4、第五节点N5以及第一信号输出端EOUT连接，用于在第四节点N4的控制下控制第一电源信号端VGL与第一信号输出端EOUT连接，还用于在第五节点N5的控制下控制第二电源信号端VGH与第一信号输出端EOUT连接。该第一信号输出端EOUT与上述任一实施方式的发光控制信号端EM连接。该第二输出子电路9与第一电源信号端VGL、第二电源信号端VGH、第四节点N4、第五节点N5以及第二信号输出端GOUT连接，用于在第四节点N4的控制下控制第二电源信号端VGH与第二信号输出端GOUT连接，还用于在第五节点N5的控制下控制第一电源信号端VGL与第二信号输出端GOUT连接。该第二信号输出端GOUT与上述任一实施方式的第一复位信号端G3连接。

如图4和图5所示，上述第一输出子电路8可以包括第一输出晶体管T14、第二输出晶体管T15以及第二电容C2。该第一输出晶体管T14的控制极与第四节点N4连接，第一输出晶体管T14的第一极与第一电源信号端VGL连接，第一输出晶体管T14的第二极与第一信号输出端EOUT连接。该第二输出晶体管T15的控制极与第五节点N5连接，第二输出晶体管T15的第一极与第二电源信号端VGH连接，第二输出晶体管T15的第二极与第一信号输出端EOUT连接。该第二电容C2连接于第五节点N5与第二电源信号端VGH之间。该第一输出子电路8还可以包括第四电容C4。该第四电容C4连接于第四节点N4与第二时钟信号端CK2之间。该第一电源信号端VGL能够恒定输出低电压，第二电源信号端VGH能够恒定输出高电压。

如图4和图5所示，上述第二输出子电路9可以包括第三输出晶体管T19和第四输出晶体管T20。该第三输出晶体管T19的控制极与第四节点N4连接，第三输出晶体管T19的第一极与第二电源信号端VGH连接，第三输出晶体管T19的第二极与第二信号输出端GOUT连接。该第四输出晶体管T20的控制极与第五节点N5连接，第四输出晶体管T20的第一极与第一电源信号端VGL连接，第四输出晶体管T20的第二极与第二信号输出端GOUT连接。上述第二输出子电路9还可以包括第三电容C3。该第三电容C3连接于第五节点N5与第一时钟信号端CK1之间。

如图5所示，该第一输出晶体管T14的控制极与第三输出晶体管T19的控制极均与第四节点N4连接，通过第四节点N4可以同时控制第一输出晶体管T14和第三输出晶体管T19导通或关闭。其中，在第一输出晶体管T14和第三输出晶体管T19均导通时，第一信号输出端EOUT与第一电源信号端VGL连通，第一信号输出端EOUT输出低电平(见图6中的S3阶段)，第二信号输出端GOUT与第二电源信号端VGH连通，第二信号输出端GOUT输出高电平(见图6中的S3阶段)。第二输出晶体管T15的控制极与第四输出晶体管T20的控制极均与第五节点N5连接，通过第五节点N5可以同时控制第二输出晶体管T15和第四输出晶体管T20导通或关闭。其中，在第二输出晶体管T15和第四输出晶体管T20均导通时，第一信号输出端EOUT与第二电源信号端VGH连通，第一信号输出端EOUT输出高电平(见图6中的S1阶段)，第二信号输出端GOUT与第一电源信号端VGL连通，第二信号输出端GOUT输出低电平(见图6中的S1阶段)。可知，基于本公开的第一输出子电路8和第二输出子电路9，第一信号输出端EOUT的相位与第二信号输出端GOUT的相位相反，由于第一信号输出端EOUT与上述的发光控制信号端EM连接，第二信号输出端GOUT与上述的第一复位信号端G3连接，从而实现了第一复位信号端G3的相位与发光控制信号端EM的相位相反。

此外，如图5和图6所示，对于上述的第三电容C3，在S1阶段，第二时钟信号端CK2为低电平，第三控制晶体管T12和第四控制晶体管T13均导通，第五节点N5为低电平，第二输出晶体管T15可以完全开启，但是第四输出晶体管T20的开启延迟较大；在S2阶段，第二时钟信号端CK2跳变为高电平，第五节点N5的电位由第二电容C2保持，第一时钟信号端CK1跳变为低电平，通过第三电容C3的耦合作用，第五节点N5的电位被进一步拉低，使得第四输出晶体管T20完全开启，第一电源信号端VGL的电位充分写入到第二信号输出端GOUT。

如图4和图5所示，上述输入子电路10可以包括输入晶体管T9。该输入晶体管T9的控制极与第一时钟信号端CK1连接，输入晶体管T9的第一极与信号输入端STV连接，输入晶体管T9的第二极与第四节点N4连接。

如图4和图5所示，上述第一控制子电路11可以包括第一控制晶体管T10、第二控制晶体管T11、第三控制晶体管T12以及第四控制晶体管T13。该第一控制晶体管T10的控制极与第一时钟信号端CK1连接，第一控制晶体管T10的第一极与第一电源信号端VGL连接。该第二控制晶体管T11的控制极与第四节点N4连接，第二控制晶体管T11的第一极与第一时钟信号端CK1连接，第二控制晶体管T11的第二极与第一控制晶体管T10的第二极连接。该第三控制晶体管T12的控制极与第一控制晶体管T10的第二极连接，第三控制晶体管T12的第一极与第二时钟信号端CK2连接。该第四控制晶体管T13的控制极与第二时钟信号端CK2连接，第四控制晶体管T13的第一极与第三控制晶体管T12的第二极连接，第四控制晶体管T13的第二极与第五节点N5连接。此外，该第一控制子电路11可以包括第五电容C5。该第五电容C5连接于第三控制晶体管T12的控制极与第四控制晶体管T13的第一极之间。

如图4和图5所示，本公开的栅极驱动电路还可以包括第二控制子电路12。该第二控制子电路12可以包括第六控制晶体管T17和第七控制晶体管T18。该第六控制晶体管T17的控制极与第一控制晶体管T10的第二极连接，第六控制晶体管T17的第一极与第二电源信号端VGH连接。该第七控制晶体管T18的控制极与第二时钟信号端CK2连接，第七控制晶体管T18的第一极与第六控制晶体管T17的第二极连接，第七控制晶体管T18的第二极与第四节点N4连接。

如图4和图5所示，本公开的栅极驱动电路还可以包括第三控制子电路13。该第三控制子电路13可以包括第五控制晶体管T16。该第五控制晶体管T16的控制极与第四节点N4连接，第五控制晶体管T16的第一极与第二电源信号端VGH连接，第五控制晶体管T16的第二极与第五节点N5连接。

本公开实施方式还提供一种显示面板。该显示面板可以包括上述任一项的像素电路。当然，该显示面板也可以包括上述任一实施方式的栅极驱动电路。

本公开实施方式还提供一种终端设备。该终端设备可以包括上述的显示面板。该终端设备可以为手机、电脑、电视等。

本公开实施方式提供的像素电路、栅极驱动电路、显示面板以及终端设备属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。

以上仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。

Claims (16)

1.一种像素电路，其特征在于，包括：

数据写入子电路(1)，与第一节点(N1)以及扫描信号端(G2)连接，用于在所述扫描信号端(G2)的控制下对所述第一节点(N1)进行充电；

驱动子电路(6)，与所述第一节点(N1)和第二节点(N2)连接，用于控制所述第一节点(N1)与所述第二节点(N2)连接；

发光控制子电路(5)，与发光控制信号端(EM)、第二节点(N2)以及发光元件(L0)的第一极连接，用于在所述发光控制信号端(EM)的控制下控制所述第二节点(N2)与所述发光元件(L0)的第一极连接；

第一复位子电路(3)，与第一复位信号端(G3)和所述发光元件(L0)的第一极连接，用于在所述第一复位信号端(G3)的控制下对所述发光元件(L0)的第一极进行复位，所述第一复位信号端(G3)的相位与所述发光控制信号端(EM)的相位相反。

2.根据权利要求1所述的像素电路，其特征在于，所述第一复位子电路(3)包括：

第一复位晶体管(T5)，所述第一复位晶体管(T5)的控制极与所述第一复位信号端(G3)连接，所述第一复位晶体管(T5)的第一极与第一初始化信号端(VI1)连接，所述第一复位晶体管(T5)的第二极与所述发光元件(L0)的第一极连接。

3.根据权利要求1或2所述的像素电路，其特征在于，所述驱动子电路(6)包括：

驱动晶体管(T1)，所述驱动晶体管(T1)的第一极与所述第一节点(N1)连接，所述驱动晶体管(T1)的第二极与所述第二节点(N2)连接。

4.根据权利要求3所述的像素电路，其特征在于，所述像素电路还包括：

补偿子电路(2)，与所述扫描信号端(G2)、所述第二节点(N2)以及第三节点(N3)连接，用于在所述扫描信号端(G2)的控制下控制所述第二节点(N2)与所述第三节点(N3)连接，所述第三节点(N3)与所述驱动晶体管(T1)的控制极连接；

第二复位子电路(4)，与所述第三节点(N3)以及第二复位信号端(G1)连接，用于在所述第二复位信号端(G1)的控制下对所述第三节点(N3)进行复位；

存储子电路(7)，与所述第三节点(N3)连接，用于对所述第三节点(N3)的电位进行存储。

5.根据权利要求4所述的像素电路，其特征在于，所述补偿子电路(2)包括：

第一补偿晶体管(T2)，所述第一补偿晶体管(T2)的控制极与所述扫描信号端(G2)连接，所述第一补偿晶体管(T2)的第一极与所述第二节点(N2)连接；

第二补偿晶体管(T8)，所述第二补偿晶体管(T8)的控制极与所述扫描信号端(G2)连接，所述第二补偿晶体管(T8)的第一极与所述第一补偿晶体管(T2)的第二极连接，所述第二补偿晶体管(T8)的第二极与所述驱动晶体管(T1)的控制极连接；

所述第二复位子电路(4)包括：

第二复位晶体管(T4)，所述第二复位晶体管(T4)的控制极与所述第二复位信号端(G1)连接，所述第二复位晶体管(T4)的第一极与第二初始化信号端(VI2)连接，所述第二复位晶体管(T4)的第二极与所述驱动晶体管(T1)的控制极连接；

所述存储子电路(7)包括：

第一电容(C1)，连接于所述驱动晶体管(T1)的控制极与第一电源端(VDD)之间。

6.根据权利要求1或5所述的像素电路，其特征在于，所述发光控制子电路(5)包括：

第一发光控制晶体管(T6)，所述第一发光控制晶体管(T6)的控制极与所述发光控制信号端(EM)连接，所述第一发光控制晶体管(T6)的第一极与第一电源端(VDD)连接，所述第一发光控制晶体管(T6)的第二极与所述第一节点(N1)连接；

第二发光控制晶体管(T7)，所述第二发光控制晶体管(T7)的控制极与所述发光控制信号端(EM)连接，所述第二发光控制晶体管(T7)的第一极与所述第二节点(N2)连接，所述第二发光控制晶体管(T7)的第二极与所述发光元件(L0)的第一极连接；

所述数据写入子电路(1)包括：

数据写入晶体管(T3)，所述数据写入晶体管(T3)的控制极与所述扫描信号端(G2)连接，所述数据写入晶体管(T3)的第一极与数据信号端(SD)连接，所述数据写入晶体管(T3)的第二极与所述第一节点(N1)连接。

7.一种栅极驱动电路，其特征在于，包括：

输入子电路(10)，与信号输入端(STV)和第四节点(N4)连接，用于根据所述信号输入端(STV)控制所述第四节点(N4)的电位；

第一控制子电路(11)，与第五节点(N5)连接，用于控制所述第五节点(N5)的电位；

第一输出子电路(8)，与第一电源信号端(VGL)、第二电源信号端(VGH)、所述第四节点(N4)、所述第五节点(N5)以及第一信号输出端(EOUT)连接，用于在所述第四节点(N4)的控制下控制所述第一电源信号端(VGL)与所述第一信号输出端(EOUT)连接，还用于在所述第五节点(N5)的控制下控制所述第二电源信号端(VGH)与所述第一信号输出端(EOUT)连接；所述第一信号输出端(EOUT)与权利要求1-6中任一项所述的发光控制信号端(EM)连接；

第二输出子电路(9)，与第一电源信号端(VGL)、第二电源信号端(VGH)、所述第四节点(N4)、所述第五节点(N5)以及第二信号输出端(GOUT)连接，用于在所述第四节点(N4)的控制下控制所述第二电源信号端(VGH)与所述第二信号输出端(GOUT)连接，还用于在所述第五节点(N5)的控制下控制所述第一电源信号端(VGL)与所述第二信号输出端(GOUT)连接；所述第二信号输出端(GOUT)与权利要求1-6中任一项所述的第一复位信号端(G3)连接。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一输出子电路(8)包括：

第一输出晶体管(T14)，所述第一输出晶体管(T14)的控制极与所述第四节点(N4)连接，所述第一输出晶体管(T14)的第一极与所述第一电源信号端(VGL)连接，所述第一输出晶体管(T14)的第二极与所述第一信号输出端(EOUT)连接；

第二输出晶体管(T15)，所述第二输出晶体管(T15)的控制极与所述第五节点(N5)连接，所述第二输出晶体管(T15)的第一极与所述第二电源信号端(VGH)连接，所述第二输出晶体管(T15)的第二极与所述第一信号输出端(EOUT)连接。

9.根据权利要求7所述的栅极驱动电路，其特征在于，所述第二输出子电路(9)包括：

第三输出晶体管(T19)，所述第三输出晶体管(T19)的控制极与所述第四节点(N4)连接，所述第三输出晶体管(T19)的第一极与所述第二电源信号端(VGH)连接，所述第三输出晶体管(T19)的第二极与所述第二信号输出端(GOUT)连接；

第四输出晶体管(T20)，所述第四输出晶体管(T20)的控制极与所述第五节点(N5)连接，所述第四输出晶体管(T20)的第一极与所述第一电源信号端(VGL)连接，所述第四输出晶体管(T20)的第二极与所述第二信号输出端(GOUT)连接。

10.根据权利要求9所述的栅极驱动电路，其特征在于，所述第二输出子电路(9)还包括：

第三电容(C3)，连接于所述第五节点(N5)与第一时钟信号端(CK1)之间。

11.根据权利要求7所述的栅极驱动电路，其特征在于，所述输入子电路(10)包括：

输入晶体管(T9)，所述输入晶体管(T9)的控制极与第一时钟信号端(CK1)连接，所述输入晶体管(T9)的第一极与所述信号输入端(STV)连接，所述输入晶体管(T9)的第二极与所述第四节点(N4)连接。

12.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一控制子电路(11)包括：

第一控制晶体管(T10)，所述第一控制晶体管(T10)的控制极与第一时钟信号端(CK1)连接，所述第一控制晶体管(T10)的第一极与所述第一电源信号端(VGL)连接；

第二控制晶体管(T11)，所述第二控制晶体管(T11)的控制极与所述第四节点(N4)连接，所述第二控制晶体管(T11)的第一极与所述第一时钟信号端(CK1)连接，所述第二控制晶体管(T11)的第二极与所述第一控制晶体管(T10)的第二极连接；

第三控制晶体管(T12)，所述第三控制晶体管(T12)的控制极与所述第一控制晶体管(T10)的第二极连接，所述第三控制晶体管(T12)的第一极与第二时钟信号端(CK2)连接；

第四控制晶体管(T13)，所述第四控制晶体管(T13)的控制极与第二时钟信号端(CK2)连接，所述第四控制晶体管(T13)的第一极与所述第三控制晶体管(T12)的第二极连接，所述第四控制晶体管(T13)的第二极与所述第五节点(N5)连接。

13.根据权利要求12所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第二控制子电路(12)，所述第二控制子电路(12)包括：

第六控制晶体管(T17)，所述第六控制晶体管(T17)的控制极与所述第一控制晶体管(T10)的第二极连接，所述第六控制晶体管(T17)的第一极与所述第二电源信号端(VGH)连接；

第七控制晶体管(T18)，所述第七控制晶体管(T18)的控制极与所述第二时钟信号端(CK2)连接，所述第七控制晶体管(T18)的第一极与所述第六控制晶体管(T17)的第二极连接，所述第七控制晶体管(T18)的第二极与所述第四节点(N4)连接。

14.根据权利要求7所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第三控制子电路(13)，所述第三控制子电路(13)包括：

第五控制晶体管(T16)，所述第五控制晶体管(T16)的控制极与所述第四节点(N4)连接，所述第五控制晶体管(T16)的第一极与所述第二电源信号端(VGH)连接，所述第五控制晶体管(T16)的第二极与所述第五节点(N5)连接。

15.一种显示面板，其特征在于，包括权利要求1-6任一项所述的像素电路和/或权利要求7-14任一项所述的栅极驱动电路。

16.一种终端设备，其特征在于，包括权利要求15所述的显示面板。