CN219203151U - 一种半导体器件及芯片 - Google Patents
一种半导体器件及芯片 Download PDFInfo
- Publication number
- CN219203151U CN219203151U CN202223505025.6U CN202223505025U CN219203151U CN 219203151 U CN219203151 U CN 219203151U CN 202223505025 U CN202223505025 U CN 202223505025U CN 219203151 U CN219203151 U CN 219203151U
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- hole
- dielectric layer
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 142
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 123
- 239000010703 silicon Substances 0.000 claims abstract description 123
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 239000000126 substance Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000004927 fusion Effects 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 269
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 43
- 229910052814 silicon oxide Inorganic materials 0.000 description 39
- 235000012431 wafers Nutrition 0.000 description 32
- 238000000034 method Methods 0.000 description 24
- 239000004020 conductor Substances 0.000 description 15
- 238000002955 isolation Methods 0.000 description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 239000004408 titanium dioxide Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- AOWKSNWVBZGMTJ-UHFFFAOYSA-N calcium titanate Chemical compound [Ca+2].[O-][Ti]([O-])=O AOWKSNWVBZGMTJ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 229910052574 oxide ceramic Inorganic materials 0.000 description 1
- 239000011224 oxide ceramic Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请公开了一种半导体器件及芯片，包括：第一半导体基体、第一介质层以及第一绝缘层；其中，第一半导体基体具有第一表面，第一介质层设置在第一半导体基体的第一表面上，第一介质层中开设有第一通孔，第一通孔露出第一半导体基体的部分第一表面；第一绝缘层覆盖在第一介质层上，并覆盖第一通孔侧壁；位于第一通孔所在的区域设有至少一硅通孔，其中，硅通孔贯穿第一绝缘层和第一半导体基体的部分，硅通孔中填充有导电物质，导电物质通过第一通孔侧壁的第一绝缘层与第一介质层绝缘。即本申请的硅通孔不需要经过第一介质层，使得第一介质层对硅通孔内的影响减小，以保证半导体器件的性能。
Description
技术领域
本实用新型涉及半导体技术领域，特别是涉及一种半导体器件及芯片。
背景技术
在半导体技术中，为了减少堆叠半导体器件中的互连线长度，提高芯片集成密度，通常是在半导体器件上制备硅通孔，能够使得半导体器件进行垂直互连。
在实际操作中，为了使半导体器件中的像素电路更有效地隔离，当前的硅通孔方案中，通常是采用深沟道隔离和高介电常数介质层工艺结合，然而现有的各层材料的顺序设置，使得在刻蚀高介电常数介质层时容易生成残留物缺陷，影响后续硅通孔工艺的正常进行，而影响半导体器件的性能。
实用新型内容
本实用新型主要解决的技术问题是：提供一种半导体器件及芯片，能够具备硅通孔的情况下，不需要经过第一介质层，使得第一介质层对硅通孔内的影响减小，以保证半导体器件的性能。
为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种半导体器件，包括：第一半导体基体，所述第一半导体基体具有第一表面；第一介质层，设置在所述第一表面上，其中，所述第一介质层中开设有第一通孔，所述第一通孔露出所述第一半导体基体的部分所述第一表面；第一绝缘层，覆盖在所述第一介质层上，并覆盖所述第一通孔侧壁；至少一硅通孔，位于所述第一通孔所在的区域，其中，所述硅通孔贯穿所述第一绝缘层和所述第一半导体基体的部分，所述硅通孔中填充有导电物质，其中，所述导电物质通过所述第一通孔侧壁的第一绝缘层与所述第一半导体绝缘。
在本申请的一实施例中，所述第一半导体基体包括第一衬底、设置在所述第一衬底上的第一器件层、以及设置在所述第一器件层上的第二介质层，其中，所述第二介质层中分布有第一互联结构。
在本申请的一实施例中，所述硅通孔贯穿所述第一绝缘层和所述第一半导体基体的所述第一衬底，所述硅通孔内填充的所述导电物质连接所述第一器件层。
在本申请的一实施例中，位于所述第一通孔所在的区域中，所述硅通孔的数量为至少两个；相邻两所述硅通孔之间通过所述第一绝缘层隔开，且相邻两个所述硅通孔之间的所述第一绝缘层直接接触所述第一半导体基体中的所述第一衬底。
在本申请的一实施例中，所述半导体器件还包括：第二绝缘层，设置在所述第一半导体基体的所述第一表面与所述第一介质层之间，且所述第二绝缘层中开设有第二通孔，所述第二通孔与所述第一通孔对应，通过所述第一通孔和所述第二通孔露出所述第一半导体基体的部分；其中，所述第一绝缘层覆盖所述第一通孔和所述第二通孔。
在本申请的一实施例中，所述第一衬底从所述第一表面上向其内开设有若干沟道，所述沟道贯穿部分的所述第一衬底，所述第一介质层覆盖所述沟道的底部和侧壁，且所述沟道内填充有阻隔材料。
在本申请的一实施例中，所述第一绝缘层覆盖所述阻隔材料，所述阻隔材料包括钨或多晶硅阻隔柱。
在本申请的一实施例中，还包括与所述第一半导体基体键合的第二半导体基体，其中，所述第二半导体基体包括第二衬底、设置在所述第二衬底上的第二器件层、以及设置在所述第二器件层上的第三介质层，其中，所述第三介质层中分布有第二互联结构；通过贴合所述第二介质层和所述第三介质层将所述第一半导体基体和所述第二半导体基体混合键合或者熔融键合。
在本申请的一实施例中，所述第一衬底的厚度小于所述第二衬底的厚度。
为了解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片，所述芯片包括上述半导体器件。
区别于当前技术，本申请提供的半导体器件，包括第一半导体基体，所述第一半导体基体具有第一表面；第一介质层，设置在所述第一表面上，其中，所述第一介质层中开设有第一通孔，所述第一通孔露出所述第一半导体基体的部分所述第一表面；第一绝缘层，覆盖在所述第一介质层上，并覆盖所述第一通孔侧壁；至少一硅通孔，位于所述第一通孔所在的区域，其中，所述硅通孔贯穿所述第一绝缘层和所述第一半导体基体的部分，所述硅通孔中填充有导电物质，其中，所述导电物质通过所述第一通孔侧壁的第一绝缘层和所述第一介质层绝缘。即本申请的技术方案通过在第一介质层提前设置第一通孔且利用第一绝缘层覆盖第一通孔的方式，在设置硅通孔时，不需要经过第一介质层，只需要对第一通孔所在的区域的第一绝缘层进行硅通孔的设置，因第一通孔被第一绝缘层覆盖，以及设置硅通孔后，导电物质通过所述第一通孔侧壁的第一绝缘层与所述第一介质层绝缘，则第一介质层对硅通孔内的导电物质的影响减小，能够使得后续的硅通孔工艺正常进行，以保证半导体器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请中半导体器件第一实施例的结构示意图；
图2是本申请中半导体器件第二实施例的结构示意图；
图3是本申请中半导体器件第三实施例的结构示意图；
图4是本申请中半导体器件第四实施例的结构示意图；
图5是本申请中半导体器件第五实施例的结构示意图。
附图中，100-第二半导体基体、110-第二衬底、120-第二器件层、130-第三介质层、140-第二互联结构、200-第一半导体基体、210-第一衬底、220-第一器件层、230-第二介质层，240-第一互联结构、300-第一介质层、310-第一通孔、400-第一绝缘层、500硅通孔、510-第一硅通孔、520-第二硅通孔、530间隔壁、600-第二绝缘层、610-第二通孔、700-沟道、800-阻隔材料柱。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本申请实施例中的步骤并不一定是按照所描述的步骤顺序进行处理，可以按照需求有选择的将步骤打乱重排，或者删除实施例中的步骤，或者增加实施例中的步骤，本申请实施例中的步骤描述只是可选的顺序组合，并不代表本申请实施例的所有步骤顺序组合，实施例中的步骤顺序不能认为是对本申请的限制。
本申请实施例中的术语“和/或”指的是包括相关联的列举项目中的一个或多个的任何和全部的可能组合。还要说明的是：当用在本说明书中时，“包括/包含”指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件和/或组件和/或它们的组群的存在或添加。
本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
另外，本申请中尽管多次采用术语“第一”、“第二”等来描述各种数据(或各种元件或各种应用或各种指令或各种操作)等，不过这些数据(或元件或应用或指令或操作)不应受这些术语的限制。这些术语只是用于区分一个数据(或元件或应用或指令或操作)和另一个数据(或元件或应用或指令或操作)。例如，第一位置信息可以被称为第二位置信息，第二位置信息也可以被称为第一位置信息，仅仅是其两者所包括的范围不同，而不脱离本申请的范围，第一位置信息和第二位置信息都是各种位置和姿态信息的集合，只是二者并不是相同的位置和姿态信息的集合而已。
当前的半导体器件，特别是在感光器件芯片产品中，通常是采用DTI+HIK film工艺可以让像素电路彼此更有效地隔离，防止信号串扰和降低暗电流，DTI(Deep TrenchIsolation)为深沟道隔离，是半导体器件中一种常用隔离结构方案，HIK film为高介电常数层；然而在深沟道隔离与硅通孔工艺搭配使用时，硅通孔工艺在进行刻蚀时必须穿过下层的高介电常数层，而刻蚀高介电常数层容易产生高介电常数层的残留物缺陷，而导致后续硅通孔工艺无法正常进行，影响半导体器件的性能。
因此，本申请提供一种半导体器件，通过在第一介质层提前设置第一通孔，且利用第一绝缘层覆盖第一通孔的方式，在设置硅通孔时，不需要经过第一介质层，只需要对第一通孔所在的区域的第一绝缘层进行硅通孔的设置，因第一通孔被第一绝缘层覆盖，以及设置硅通孔后，导电物质通过第一通孔侧壁的第一绝缘层与所述第一介质层绝缘，则第一介质层对硅通孔内的导电物质的影响减小，能够使得后续的硅通孔工艺正常进行，以保证半导体器件的性能。
请参阅图1，图1是本申请半导体器件第一实施例的结构示意图。其中，本申请的半导体器件一般是在深沟道隔离与硅通孔工艺搭配使用时的半导体器件。
如图1所示，本申请的半导体器件包括：依次层叠的第一半导体基体200、第一介质层300以及第一绝缘层400；其中，所述第一半导体基体具有第一表面；第一介质层300设置在第一表面上，且第一介质层300中开设有第一通孔310，通过第一通孔310露出第一半导体基体200的部分第一表面；第一绝缘层400覆盖在第一介质层300上，并覆盖第一通孔310侧壁；位于第一通孔310所在的区域有至少一硅通孔500，硅通孔500贯穿第一绝缘层400和第一半导体基体200的部分，且硅通孔500中填充有导电物质，其中，导电物质通过第一通孔310侧壁的第一绝缘层400与第一介质层300绝缘。
在一实施例中，硅通孔的侧壁由第一绝缘层和第一半导体基材的部分所围成。
其中，设置在第一半导体基体200第一表面上的第一介质层300为高介电常数层，第一介质层300覆盖第一半导体基体200第一表面。第一介质层300的材料为高介电常数材料(HiK，high-K)，其介电常数高，导电性能差，绝缘性能良好；高介电常数材料指介电常数高于SiO2的材料，SiO2的介电常数为3.7，主要有钛矿相结构的钛酸钡系和钛酸铅系，含二氧化钛的复合氧化物陶瓷，如钛酸钙、钛酸镁、钛酸钡等，又或者是氧化铝/氧化钽的薄膜结构。
其中，设置在第一介质层300上的第一绝缘层400可以为氧化层，例如是氧化硅层，第一绝缘层400覆盖第一介质层300，以保护第一介质层300。
在当前的半导体器件中，采用深沟道隔离+HIK film工艺可以让电路彼此有效地隔离，防止信号串扰和降低暗电流，然而在深沟道隔离与硅通孔工艺(TSV，ThroughSilicon Vias)搭配使用时，硅通孔工艺在进行刻蚀时必须穿过下层的高介电常数层，而导致产生高介电常数层的残留物缺陷，在这种情况下，后续硅通孔工艺无法正常进行，影响半导体器件的性能；因此，本申请在第一介质层300提前开窗，即在第一介质层300提前设置第一通孔310且利用第一绝缘层覆盖第一通孔310侧壁的方式，在设置硅通孔500时，不需要去除第一介质层300，只需要去除第一通孔310所在的区域的第一绝缘层400以及其下方的部分第一半导体基体200，从而形成硅通孔500，因第一通孔310被第一绝缘层400覆盖，以及设置硅通孔500后，导电物质通过第一通孔侧壁的第一绝缘层400与第一介质层300绝缘，则第一介质层300对硅通孔500内的导电物质的影响减小，能够使得后续的硅通孔工艺正常进行，以保证半导体器件的性能。
在一些应用场景中，比如感光器件芯片产品中，在第一介质层300提前设置有第一通孔310的情况下，采用深沟道隔离与硅通孔工艺搭配使用，硅通孔工艺可以直接在第一通孔310的区域进行，能有效避免对第一介质层300的刻蚀，可以让像素电路彼此更有效地隔离，防止信号串扰和降低暗电流。
请参阅图2，图2是本申请半导体器件第二实施例的结构示意图。如图2所示，半导体器件包括依次层叠的与第一半导体基体200键合的第二半导体基体100、第一半导体基体200、第一介质层300以及第一绝缘层400；其中，第一半导体基体200键合至第二半导体基体100上，第一半导体基体200包括设置在第二半导体基体100上的第二介质层230、设置在第二介质层230上的第一器件层220、以及设置在第一器件层220上的第一衬底210，其中，第二介质层230中分布有第一互联结构240；第二半导体基体100包括第二衬底110、设置在第二衬底110上的第二器件层120、以及设置在第二器件层120上的第三介质层130，其中第三介质层130中分布有第二互联结构140；其中，通过贴合第二介质层230和第三介质层130将第一半导体基体200和第二半导体基体100进行混合键合或熔融键合，且第一互联结构240与第二互联结构140连接在一起；第一衬底210远离第二器件层120的表面作为第一半导体基体200的第一表面。
其中，第一衬底210和第二衬底110均可由适用于半导体器件的任何半导体材料制成，例如Si、SiC和/或SiGe等。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有各种器件结构(不限于半导体器件结构)，例如栅极结构等等。
形成于第一衬底210上的第一器件层220和形成于第二衬底110上的第二器件层120均可以包括一个或多个单独的电路元件，例如：晶体管、二极管、电阻器、电容器、电感器等等；也可以是通过多种集成电路制作工艺形成的其他有源和/或无源半导体器件。
第二介质层230形成在第一器件层220上，第二介质层230覆盖第一器件层220；第三介质层130形成在第二器件层120上，第三介质层130覆盖第二器件层120；在第二介质层230中分布有多个第一互联结构240，在第三介质层130中同样分布有多个第二互联结构140。第二介质层230和第三介质层130可以是单层或多层结构，如单层氧化硅或多层氧化硅，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第二介质层230和第三介质130层结合在一起组成层间介电层，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一些应用场景中，第一半导体基体200和第二半导体基体100均可以是晶圆。因此，第二半导体基体100与第一半导体基体200键合在一起，即为两片晶圆键合在一起。
在本实施例中，以第一半导体基体200为第一晶圆、第二半导体基体100为第二晶圆、第一介质层300为氧化铝层以及第一绝缘层400为氧化硅层为例，进行说明，则有，第一晶圆和第二晶圆键合在一起，氧化铝层设置在第一晶圆远离第二晶圆的第一表面，且在氧化铝层中开设有第一通孔310，通过第一通孔310露出第一晶圆的部分；氧化硅层设置在氧化铝层上，并覆盖第一通孔310；位于第一通孔310所在的区域有至少一硅通孔500，硅通孔500贯穿氧化硅层和第一晶圆的部分，且硅通孔500中填充有导电物质，其中，导电物质通过第一通孔侧壁的氧化硅层与氧化铝层绝缘。
如图2所示，在一实施例中，硅通孔500贯穿第一绝缘层400和第一半导体基体200的第一衬底210，硅通孔500内填充的导电物质连接第一器件层220。
其中，硅通孔500位于第一通孔310所在区域，即硅通孔500在制作时，不需要再刻蚀第一介质层300，硅通孔500直接贯穿第一半导体基体200之上的第一绝缘层400和第一半导体基体200的第一衬底210，并通过硅通孔500内填充的导电物质连接第一半导体基体200的第一器件层220。
如图2所示，在一实施例中，第一介质层300通过第一通孔310所露出的侧壁被第一绝缘层400的部分所覆盖。即，硅通孔500在第一通孔310所在区域的侧壁由第一绝缘层400形成。
其中，在第一介质层300开设第一通孔310时，在第一通孔310位置会有第一介质层300的侧壁露出，为了使得第一介质层300被第一绝缘层400完全覆盖，则要求在平行于第一表面的截面上硅通孔500的尺寸小于第一通孔310的尺寸，以使得第一介质层300在第一通孔310位置露出的侧壁被第一绝缘层400所覆盖。
在本实施例中，以第一半导体基体200为第一晶圆、第二半导体基体100为第二晶圆、第一介质层300为氧化铝层、第一绝缘层400为第一氧化硅层、第一衬底210为第一硅层、第二衬底110为第二硅层、第二介质层230为第二氧化硅层、第三介质层130为第三氧化硅层为例进行说明；则有，第一晶圆和第二晶圆通过第二氧化硅层和第三氧化硅层结合在一起；第一衬底210远离第二器件层120的表面作为第一晶圆的第一表面；氧化铝层设置在第一晶圆远离第二晶圆的第一表面，且在氧化铝层中开设有第一通孔310，通过第一通孔310露出第一晶圆的第一衬底210；第一氧化硅层设置在氧化铝层上，并覆盖第一通孔310；位于第一通孔310所在的区域有至少一硅通孔500，硅通孔500贯穿第一氧化硅层和第一晶圆的第一衬底210，且硅通孔500中填充有导电物质，其中，导电物质接触氧化硅层和第一晶圆的第一衬底210，第一氧化硅层覆盖氧化铝层在第一通孔310露出的侧壁，使得硅通孔中的导电物质不接触氧化铝层。
请参阅图3，图3是本申请半导体器件第三实施例的结构示意图。如图3所示，在一实施例中，硅通孔500位于第一通孔310所在的区域中，硅通孔500数量可以为至少两个；相邻两个硅通孔500之间通过第一绝缘层400隔开，且相邻两个硅通孔500之间的第一绝缘层400直接接触第一半导体基体200中的第一衬底210。
具体地，若硅通孔500为一个时，需要设定在平行于第一表面的截面上硅通孔500的宽度小于第一通孔310的宽度，以使得第一介质层300通过第一通孔310所露出的侧壁被第一绝缘层400的部分所覆盖。若硅通孔500为至少两个时，以下以硅通孔500为两个进行举例说明，比如存在第一硅通孔510和第二硅通孔520，两个硅通孔500之间会存在一个间隔壁530，因为第一硅通孔510和第二硅通孔520都在第一通孔310的区域内，且第一硅通孔510和第二硅通孔520都贯穿第一绝缘层400和第一衬底210，因此，间隔壁530中没有第一介质层300，间隔壁530直接由第一绝缘层400和与第一绝缘层400接触的第一衬底210组成。并且，多个硅通孔500组成的区域小于第一通孔310所在的区域，以使得第一介质层300通过第一通孔310所露出的侧壁被第一绝缘层400的部分所覆盖，即，硅通孔500在第一通孔310所在区域的侧壁由第一绝缘层400形成。
第一通孔310和硅通孔500的俯视面可以为圆形、椭圆形、方形或长条形等等，需要说明的是，第一通孔310与硅通孔500的横截面的大小不做限定，只需第一通孔310俯视面大于硅通孔500俯视面，以使得第一介质层300通过第一通孔310所露出的侧壁被第一绝缘层400的部分所覆盖即可。
如图3所示，在一实施例中，第一衬底210的厚度小于第二衬底110的厚度。
其中，硅通孔500的深度与第一衬底210的厚度有关，为了减少进行硅通孔工艺的时间，需要提前将第一衬底210做减薄处理，得到预设厚度的第一衬底210，以减小半导体器件的厚度；一方面减薄第一衬底210后易于形成硅通孔500，另一方面可以减少键合后第一半导体基体200和第二半导体基体100的整体厚度，有利于半导体器件的高度集成。通常的，第二半导体基体100中第二衬底110的厚度为775μm，第一半导体基体200中第一衬底210的厚度由制作工艺决定，第一衬底210的厚度范围为2-10μm，例如4μm、6μm、8μm。
具体地，本实施例以第一半导体基体200为第一晶圆、第二半导体基体100为第二晶圆、第一介质层300为氧化铝层、第一绝缘层400为第一氧化硅层、第一衬底210为第一硅层、第二衬底110为第二硅层、第二介质层230为第二氧化硅层、第三介质层130为第三氧化硅层、第一通孔310和硅通孔500的俯视面为圆形为例，进行说明。
在硅通孔500为一个时，需要设定在平行于第一表面的截面上硅通孔500的宽度小于第一通孔310的宽度，硅通孔500贯穿第一氧化硅层和第一硅层，氧化铝层通过第一通孔310所露出的侧壁被第一氧化硅层的部分所覆盖，即，硅通孔500在第一通孔310所在区域的侧壁由第一氧化硅层形成。
在硅通孔500为至少两个时，比如存在第一硅通孔510和第二硅通孔520，第一硅通孔510和第二硅通孔520之间会存在一个间隔壁530，因为第一硅通孔510和第二硅通孔520都在第一通孔310的区域内，且第一硅通孔510和第二硅通孔520都贯穿第一氧化硅层和第一硅层，因此，间隔壁530中没有氧化铝层，即间隔壁530直接由第一氧化硅层和第一硅层组成。并且，多个硅通孔500组成的区域小于第一通孔310所在的区域，以使得氧化铝层通过第一通孔310所露出的侧壁被第一氧化硅层的部分所覆盖。即，硅通孔500在第一通孔310所在区域的侧壁由第一氧化硅层形成。
请参阅图4，图4是本申请半导体器件第四实施例的结构示意图。如图4所示，在一实施例中，半导体器件还包括第二绝缘层600，第二绝缘层600设置在第一半导体基体200的第一表面与第一介质层300之间，且第二绝缘层600中开设有第二通孔610，第二通孔610与第一通孔310对应，通过第一通孔310和第二通孔610露出第一半导体基体200的部分；其中，第一绝缘层400覆盖第一通孔310侧壁和第二通孔610侧壁；第二绝缘层600可以是氧化层，例如氧化硅层。在第一通孔310区域，硅通孔500贯穿第一绝缘层400、第二绝缘层600和第一衬底210，其中硅通孔500经过第二通孔610贯穿第二绝缘层600。
其中，第二通孔610的俯视面可以为圆形、椭圆形、方形或长条形等等。
具体地，本实施例以第一半导体基体200为第一晶圆、第二半导体基体100为第二晶圆、第一介质层300为氧化铝层、第一绝缘层400为第一氧化硅层、第一衬底210为第一硅层、第二衬底110为第二硅层、第二介质层230为第二氧化硅层、第三介质层130为第三氧化硅层、第二绝缘层600为第四氧化硅层、第一通孔310、第二通孔610和硅通孔500的俯视面为圆形为例，进行说明。第一晶圆和第二晶圆键合在一起，第一晶圆的第一衬底远离第二晶圆的一面为第一晶圆的第一表面，即第一衬底210的第一表面，第四氧化硅层覆盖第一衬底210的第一表面，氧化铝层覆盖第四氧化硅层，在第四氧化硅层中开设有第二通孔610，第二通孔610与第一通孔310对应，通过第一通孔310和第二通孔610露出第一晶圆的第一衬底210。
请参阅图5，图5是本申请半导体器件第五实施例的结构示意图。如图5所示，在一实施例中，第一衬底210从第一表面上向其内开设有若干沟道，沟道贯穿部分的第一衬底210，第一介质层300覆盖沟道的底部和侧壁，且沟道内填充有阻隔材料。
其中，第一衬底210从第一衬底210第一表面上向第一衬底210内部开设有若干沟道700，以形成深沟槽隔离结构；深沟槽隔离结构的深度范围为1-3μm，深沟槽隔离结构的深度小于第一衬底210的厚度，即沟道700只贯穿第一衬底210的部分厚度。第一介质层300在覆盖第一衬底210时，对于设有沟道的部分，第一介质层300覆盖沟道的底部和侧壁，并在沟道700内的第一介质层300上填充有阻隔材料，以形成阻隔材料柱800，形成有效隔离。
继续参阅图5，阻隔材料可以是钨或多晶硅阻隔柱，以多晶硅为例，第一绝缘层400覆盖第一衬底210时，对于设有沟道的部分，沟道内填充满多晶硅以形成多晶硅柱，以使得第一绝缘层400覆盖第一衬底210时，同步把填充有阻隔材料的沟道覆盖，以保护半导体器件。
具体地，本实施例以第一半导体基体200为第一晶圆、第二半导体基体100为第二晶圆、第一介质层300为氧化铝层、第一绝缘层400为第一氧化硅层、第一衬底210为第一硅层、第二衬底110为第二硅层、第二介质层230为第二氧化硅层、第三介质层130为第三氧化硅层、第二绝缘层600为第四氧化硅层、第一通孔310、第二通孔610和硅通孔500的俯视面为圆形为例，进行说明。在第一硅层的第一表面，由外向第一硅层的第一表面内部开设若干沟道700，若第一硅层厚度为5μm，则沟道700的深度设置为3μm，则有沟道700只贯穿第一硅层的部分厚度，氧化铝层覆盖沟道的底部和侧壁，并在沟道700内的氧化铝层上填充有阻隔材料，以形成阻隔材料柱800，形成有效隔离。
本申请还提供一种芯片，包括上述半导体器件特征。
以上所述仅为本实用新型的实施方式，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
第一半导体基体，所述第一半导体基体具有第一表面；
第一介质层，设置在所述第一表面上，其中，所述第一介质层中开设有第一通孔，所述第一通孔露出所述第一半导体基体的部分所述第一表面；
第一绝缘层，覆盖在所述第一介质层上，并覆盖所述第一通孔侧壁；
至少一硅通孔，位于所述第一通孔所在的区域，其中，所述硅通孔贯穿所述第一绝缘层和所述第一半导体基体的部分，所述硅通孔中填充有导电物质，其中，所述导电物质通过所述第一通孔侧壁的第一绝缘层与所述第一介质层绝缘。
2.根据权利要求1所述的半导体器件，其特征在于，
所述第一半导体基体包括第一衬底、设置在所述第一衬底上的第一器件层、以及设置在所述第一器件层上的第二介质层，其中，所述第二介质层中分布有第一互联结构。
3.根据权利要求2所述的半导体器件，其特征在于，
所述硅通孔贯穿所述第一绝缘层和所述第一半导体基体的所述第一衬底，所述硅通孔内填充的所述导电物质连接所述第一器件层。
4.根据权利要求2所述的半导体器件，其特征在于，
位于所述第一通孔所在的区域中，所述硅通孔的数量为至少两个；
相邻两所述硅通孔之间通过所述第一绝缘层隔开，且相邻两个所述硅通孔之间的所述第一绝缘层直接接触所述第一半导体基体中的所述第一衬底。
5.根据权利要求1所述的半导体器件，其特征在于，还包括：
第二绝缘层，设置在所述第一半导体基体的所述第一表面与所述第一介质层之间，且所述第二绝缘层中开设有第二通孔，所述第二通孔与所述第一通孔对应，通过所述第一通孔和所述第二通孔露出所述第一半导体基体的部分；其中，所述第一绝缘层覆盖所述第一通孔和所述第二通孔。
6.根据权利要求2所述的半导体器件，其特征在于，
所述第一衬底从所述第一表面上向其内开设有若干沟道，所述沟道贯穿部分的所述第一衬底，所述第一介质层覆盖所述沟道的底部和侧壁，且所述沟道内填充有阻隔材料。
7.根据权利要求6所述的半导体器件，其特征在于，
所述第一绝缘层覆盖所述阻隔材料，所述阻隔材料包括钨或多晶硅阻隔柱。
8.根据权利要求2所述的半导体器件，其特征在于，
还包括与所述第一半导体基体键合的第二半导体基体，其中，所述第二半导体基体包括第二衬底、设置在所述第二衬底上的第二器件层、以及设置在所述第二器件层上的第三介质层，其中，所述第三介质层中分布有第二互联结构；
通过贴合所述第二介质层和所述第三介质层将所述第一半导体基体和所述第二半导体基体混合键合或者熔融键合。
9.根据权利要求8所述的半导体器件，其特征在于，
所述第一衬底的厚度小于所述第二衬底的厚度。
10.一种芯片，其特征在于，包括如权利要求1-9任意一项所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202223505025.6U CN219203151U (zh) | 2022-12-22 | 2022-12-22 | 一种半导体器件及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202223505025.6U CN219203151U (zh) | 2022-12-22 | 2022-12-22 | 一种半导体器件及芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219203151U true CN219203151U (zh) | 2023-06-16 |
Family
ID=86724882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202223505025.6U Active CN219203151U (zh) | 2022-12-22 | 2022-12-22 | 一种半导体器件及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219203151U (zh) |
-
2022
- 2022-12-22 CN CN202223505025.6U patent/CN219203151U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11527547B2 (en) | Hybrid bonding contact structure of three-dimensional memory device | |
| US10950689B2 (en) | Semiconductor device with a through-substrate via hole having therein a capacitor and a through-substrate via conductor | |
| US10867969B2 (en) | Multi-wafer stacking structure and fabrication method thereof | |
| US6191442B1 (en) | DRAM memory with TFT superposed on a trench capacitor | |
| US8519515B2 (en) | TSV structure and method for forming the same | |
| US8202766B2 (en) | Method for fabricating through-silicon via structure | |
| JP5682897B2 (ja) | 基板を含む半導体ウェハの一部分内にビアを形成するための方法および基板を含む半導体ウェハの一部分内に形成されるビア構造体 | |
| CN1751367B (zh) | 电容器及制造电容器的方法 | |
| KR20150012574A (ko) | Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법 | |
| US8481425B2 (en) | Method for fabricating through-silicon via structure | |
| JP2003282573A (ja) | 半導体装置のボンディングパッド構造とその製造法 | |
| US10896875B2 (en) | Forming conductive plugs for memory device | |
| CN111834285B (zh) | 半导体器件及其制造方法 | |
| CN104425453A (zh) | 3dic互连装置和方法 | |
| KR20200007391A (ko) | 반도체 장치 및 그 제조 방법 | |
| US9536822B2 (en) | Drawn dummy FeCAP, via and metal structures | |
| CN219203151U (zh) | 一种半导体器件及芯片 | |
| KR100668810B1 (ko) | 알씨 딜레이를 개선한 반도체소자의 금속배선방법 | |
| US11991882B2 (en) | Method for fabricating memory device | |
| US20240128198A1 (en) | Semiconductor wafer including alignment key pattern layer including contact pattern layer disposed thereon | |
| KR100591171B1 (ko) | 금속 절연체 금속 캐패시터 및 그 제조 방법 | |
| KR0168164B1 (ko) | 반도체 소자의 제조방법 | |
| JPS62145864A (ja) | ダイナミツク型半導体記憶装置の記憶素子構造および製造方法 | |
| JPH01173741A (ja) | 半導体装置 | |
| JP3031137B2 (ja) | 絶縁物分離半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |