CN218499126U

CN218499126U - 模拟数字转换器、芯片及电子设备

Info

Publication number: CN218499126U
Application number: CN202222492491.9U
Authority: CN
Inventors: 张新龙; 周文婷
Original assignee: Calterah Semiconductor Technology Shanghai Co Ltd
Current assignee: Calterah Semiconductor Technology Shanghai Co Ltd
Priority date: 2022-09-20
Filing date: 2022-09-20
Publication date: 2023-02-17
Anticipated expiration: 2032-09-20

Abstract

本申请提供一种模拟数字转换器、芯片及电子设备。模拟数字转换器，用于将一采样周期内所采样的采样输入信号转为数字编码，其包括量化噪声整形电路；量化噪声整形电路包括：两组受控开关组、与受控开关组连接的储能电路；其中在控制信号为第一状态的情况下，两组受控开关组中的一组将储能电路整体地接入第一信号路径中，以在当前采样周期结束之前对模拟数字转换器中的量化余量进行积分；在控制信号为第二状态的情况下，两组受控开关组中的另一组将储能电路整体地接入第二信号路径中，以将下一采样周期的采样输入信号与所积分的量化余量相叠加，形成待量化处理的待量化信号。

Description

模拟数字转换器、芯片及电子设备

技术领域

本申请涉及集成电路技术领域，具体而言，涉及一种模拟数字转换器、芯片及电子设备。

背景技术

模拟数字转换器(analog-to-digital converter，ADC)，用于将输入的模拟电压值转换为数字化的数字编码，其因采样时间短、反应速率及精度较好、结构简单、低功耗并且易与数字电路兼容的优点，被广泛应用于低功耗电子设备中。ADC通常被集成在半导体芯片中。特别针对雷达传感器芯片的信号传输特点，需要改进ADC以适配芯片的数据处理需求。

实用新型内容

针对现有技术存在的不足，本申请提供一种模拟数字转换器、芯片及电子设备，适配输入信号的信号摆幅，提高输出信号的整体信噪比。

根据本申请的第一方面，提出一种模拟数字转换器，用于将一采样周期内所采样的采样输入信号转为数字编码，其包括量化噪声整形电路；所述量化噪声整形电路包括：两组受控开关组、与所述受控开关组连接的储能电路，其中：

两组所述受控开关组，分别受控制信号的第一状态和第二状态控制，以将所述储能电路整体地接入不同信号路径；其中

在所述控制信号为所述第一状态的情况下，两组所述受控开关组中的一组将所述储能电路整体地接入第一信号路径中，以在当前采样周期结束之前对所述模拟数字转换器中的量化余量进行积分；

在所述控制信号为所述第二状态的情况下，两组所述受控开关组中的另一组将所述储能电路整体地接入第二信号路径中，以将下一采样周期的采样输入信号与所积分的量化余量相叠加，形成待量化处理的待量化信号。

本申请第二方面提供一种芯片，其包括如第一方面所述的模拟数字转换器。

本申请第三方面提供一种电子设备，其包括：如第二方面所述的芯片；信号处理装置，耦接于所述芯片，用于根据所述芯片中的模拟数字转换器所输出的数字编码进行信号处理，以对周围环境进行目标检测。

本申请提供一种模拟数字转换器、芯片及电子设备，增加一对电容和四对开关，结构简单；增加一个相位用于积分余量电压，适配输入信号的信号摆幅，提高输出信号的整体信噪比；且本申请的带外增益相对较低，占用的信号摆幅较小，在同等情况下，可以支持最大的信号幅度输入。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。

附图说明

通过参照附图详细描述其示例实施例，本申请的上述和其它目标、特征及优点将变得更加显而易见。下面描述的附图仅仅是本申请的一些实施例，而不是对本申请的限制。

图1示出ADC结构框图；

图2示出开关电容电路的示意图；

图3a示出逻辑控制电路的动作时序示意图；

图3b示出ADC的动作时序示意图；

图4示出ADC的结构框图示意图；

图5示出NS-SAR无源一阶实现方式的示意图；

图6示出又一NS-SAR无源一阶实现方式的示意图；

图7示出又一NS-SAR无源一阶实现方式的示意图；

图8示出又一NS-SAR无源一阶实现方式的示意图；

图9示出示例性实施例NS-SAR无源一阶实现方式的等效模型的示意图；

图10示出NS-SAR无源一阶实现方式的动作时序示意图；

图11示出基于不同NS-SAR无源一阶实现方式的噪声传输函数的效果图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有这些特定细节中的一个或更多，或者可以采用其它的方式、组元、材料、装置等。在这些情况下，将不详细示出或描述公知结构、方法、装置、实现、材料或者操作。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

术语“耦接的”或“耦接”根据使用该术语的上下文可以具有几种不同的含义。例如，术语耦接可以具有机械耦接或电气耦接的含义。如本文所使用的，术语“耦接的”或“耦接”可以表示两个元件或器件可以彼此直接连接或通过一个或多个中间元件或器件经由电气元件、电信号或机械元件(例如但不限于，举例来说，电线或电缆，这取决于具体应用)彼此连接。本文中所述的耦接举例包括：直接的电连接、电感应连接、或光耦连接等。例如，利用半导体制造工艺中所使用的连接方式实现两个电器件之间的电连接。又如，利用光耦组件、或电感感应组件等非接触的连接方式实现两个电器件之间的信号连接。再如，利用半导体工艺使得表示不同电器件的区域之间实现电连接或信号连接等。

在如传感器、驱动电路等电子装置中，模拟信号的幅值、频率、或相位等反映电子装置的工作状态，因此，利用ADC将模拟信号转换成数字编码，有利于后续电路进行信号分析。

本领域技术人员可以理解，附图只是示例实施例的示意图，附图中的模块或流程并不一定是实施本申请所必须的，因此不能用于限制本申请的保护范围。

为了实现利用数字编码来描述模拟信号，ADC通过采样模拟信号将各采样的离散电信号转换成对应的数字编码。例如，如图1所示，ADC包括：采样电路111、量化电路113和开关电容电路112。采样电路111耦接于ADC的输入端和量化电路113之间的模拟传输路径，开关电容电路112耦接于量化电路113的输出端和采样电路111的输出端所接入的传输路径之间。在一个采样周期内，采样电路111采样所接收的模拟信号的电平以产生采样输入信号，开关电容电路112将ADC所输出的数字编码转换成模拟的参考信号(又称为参考模拟信号)，并负反馈至采样电路111的输出端，以得到采样输入信号和参考信号之间的偏差信号(又称为信号差)，该偏差信号通过传输路径输入量化电路113，以供量化电路113更新所输出的数字编码中的至少一个比特位。通过在一个采样周期内重复调整不同比特位的更新操作，ADC将采样输入信号的电平转为n位数字编码。

其中，采样电路111按照采样周期来采样所接收的模拟信号。其中，采样周期是指在周期性的采样系统中，当对一模拟量进行采样时，两次采样之间的时间间隔，通常是以若干个时钟信号周期为周期。采样电路包括开关器件和保持电路等，以在一个采样周期内维持反映采样时刻的模拟信号电平的采样输入信号。

根据一些实施例，采样电路工作在采样状态和保持状态的两种状态。在采样状态下，开关接通，采样电路跟踪模拟输入信号的电平变化，直到保持信号的到来；在保持状态下，开关器件断开，跟踪过程停止，它一直保持在开关断开前输入信号的瞬时值。

开关电容电路112耦接于量化电路113和采样电路111之间，用于在第i个采样周期内将所接收的数字编码转换成参考信号，以使参考信号和采样输入信号混合以形成待量化信号。

其中，开关电容电路将数字编码转换成模拟的参考信号反馈至ADC的模拟电路。DAC包含开关阵列和电容阵列，其中，如图2中所示的开关电容电路112，其中，VREFP和VREFN为两个基准参考电压，分别表示基准高电压和基准低电压，以设置电容阵列的电位变化范围。开关阵列1132在表示数字编码中各比特位的电平信号控制下，选择性对电容阵列1133进行充电/放电，以使得电容阵列1133输出对应于数字编码的参考模拟信号。利用开关电容电路的反馈机制，该参考信号与采样输入信号相消混合以形成一偏差信号(又叫信号差、或待量化信号等)，该偏差信号表示参考信号与采样输入信号之间的电平偏差，该偏差信号作为待量化信号经传输路径输送至转换电路。

量化电路113接收待量化信号，用于将所接收的待量化信号转换成数字编码，并予以输出。在此，按照高于奈奎斯特采样率而设置的比特位数n。在一个采样周期内，转换电路通过至少一次量化所接收的待量化信号，将所采样的采样输入信号的电平转换为最为接近的n比特位的数字编码，其中，n＞2。如图1所示，量化电路113包括比较电路(又称比较器)和逻辑控制电路。按照比特位n，比较电路比较待量化信号与一基准信号并输出逻辑电平(高或低电平)。逻辑控制电路耦接于比较器与开关电容电路之间，用于根据比较器输出的逻辑电平生成开关电容电路的控制逻辑。其中，该基准信号举例为一预设的电平信号，如零电平信号，以供比较电路比较待量化信号与基准信号的电压高低。所述控制逻辑为一种控制编码，其根据所述逻辑电平而调整控制编码，并输出至开关电容电路。

逻辑控制电路还通过监测信号φ_CONV、或者其他内部信号来确定一个采样周期，以在输出相应的数字编码时，控制两组所述受控开关组进行状态切换。

逻辑控制电路还根据所接收的逻辑电平来量化至少一个比特位的数字编码。

在又一些示例中，ADC包含双输入端，以接收差分的模拟信号。对应地，双输入端的ADC中的每一传输路径均包含采样电路、开关电容电路。转换电路接收两路待量化信号，在信号φ_CONV的控制下，量化电路中的比较电路通过将该两路待量化信号互为彼此的基准信号，来比较该两路待量化信号之间的电压高低；以及逻辑控制电路据此来进行相应比特位的逻辑处理，以调整对应的数字编码。通过转换电路在一个采样周期内执行n次判断，最终得到最为接近该差分的采样输入信号的数字编码。

由此可见，在一个采样输入信号φ_S的采样周期内包含若干φ_CONV信号。在一些示例中，信号φ_CONV为周期信号，在一个φ_CONV信号的周期内，逻辑控制电路控制开关电容电路调整所输出的参考信号，如图3b所示。该比特位的延时控制信号φ_CONV和采样输入信号φ_S均由ADC中的控制电路来输出。其中所述控制电路集成在逻辑控制电路中，或者单独配置。所述控制电路和逻辑控制电路均运行于CLK信号的控制下。例如，控制电路和逻辑控制电路中包含有如触发器、或寄存器等基于CLK信号运行的逻辑器件。特别地，控制电路按照数字编码速率来设置采样输入信号φ_S的采样周期。在一个采样周期内，对应转换数字编码的次数而设置延时控制信号φ_CONV的周期数。以逐次逼近型逻辑电路为例，在一个采样周期内延时控制信号φ_CONV的周期数为数字编码的比特位数。

为此，ADC分为同步操作时序和异步操作时序。同步的ADC中的控制电路在对一个采样输入信号的电位进行多比特位的数字编码转换期间，其转换操作过程由统一时钟控制，同步量化每个比特所需的时间需要满足最慢比特位的量化过程。换言之，在同步ADC中，φ_CONV信号为周期信号，且单位周期对应于最慢比特位的量化时长。因此，同步ADC的数字编码速率较低。

异步的ADC中的每个比特位的量化时长，可等效为所有比特位的平均单比特量化时长。换言之，在异步ADC中，控制电路所输出的每一信号对应一次量化操作所需的量化时长，其是依据预设的每一比特位的量化时长而单独设置的，或者依据所预测的各量化时长的平均值而设置的。为此，异步ADC相对于同步ADC，所有比特量化完成的速率相对较快。由于芯片在不同PVT(Process,Voltage,and Temperature，工艺、电压及温度)参数情况下变化很大，而异步的控制电路容易使得在一个采样周期内信号所提供的各比特位的量化时长不稳定，以致于φ_CONV信号的周期难以保障每个比特位的准确性。

在上述模拟到数字的转换过程中，量化电路利用待量化信号而生成表示采样输入信号的数字编码的过程，又称为量化过程，为了提高对模拟信号的分辨精度。ADC中还包括量化噪声整形电路。配合基于过采样率而设置的比特位数量，量化噪声整形电路通过环路滤波等方式抑制低频的量化噪声，以将量化噪声移至带外的高频，以提高所输出的数字编码的精度。

如图4所示，本申请所提供的ADC包括：采样电路311、开关电容电路312、量化电路313、和量化噪声整形电路314。其中，与图1所示ADC不同的是，量化噪声整形电路314将ADC在至少一个采样周期内所累积的量化余量进行积分，以整形后续采样周期的信号差中的低频部分。为此，所述量化噪声整形电路耦接于ADC中模拟的传输路径。其中，量化余量与量化噪声互为反相信号。

在一些示例中，所述控制电路还耦接于量化噪声整形电路；通过计数在第i个采样周期内所述模拟数字转换器所输出的数字比特位的位数，以确定当所述量化电路在第i个采样周期内完成对相应采样输入信号的数字编码时，产生控制信号，以控制噪声整形电路中的至少部分储能器件与开关电容电路分享所述第i个采样周期的量化余量。

如图3b所示，其中，CLK表示时钟信号，φ_S表示采样输入信号，φ_CONV表示量化一比特位的延时控制信号，φ_EX表示分享当前采样周期内参考信号和采样输入信号之间剩余电荷的控制信号。其中，该剩余电荷中包含当前采样周期内所累积的量化误差。该量化余量经量化噪声整形电路进行积分，以使得量化噪声整形电路与下一采样周期的采样输入信号进行信号叠加操作。

对应地，控制电路在ADC的正常采样和编码操作外，额外增加一个时隙，以产生控制信号φ_EX。当控制电路检测到当前采样周期内的最后一个信号的下跳沿时，输出控制信号φ_EX有效，以控制量化噪声整形电路中的开关器件通断，以形成使得量化噪声整形电路中的储能器件完成对当前采样周期的量化余量的积分操作；当控制信号φ_EX无效，控制电路调整量化噪声整形电路中的开关器件通断，以形成多个级联的环路滤波电路，以供在下一采样周期对采样输入信号进行信号叠加，以形成待量化信号。其中，当前采样周期的量化余量存储在开关电容电路中。与开关器件组的控制电压相关地，控制电路还可产生与控制信号φ_EX反向的控制信号，以实现上述控制逻辑。

噪声整形SAR的基本原理在于：在原有SAR ADC的动作特点下，引入噪声整形环路，使得位于高通路径上的量化噪声，经过环路整形后，在SAR ADC的输出端，其大部分能量被整形到带外，从而达到减小带内噪声能量的目的。

图5示出NS-SAR无源一阶实现方式的示意图。如图5所示，一种NS-SAR无源一阶实现方式：在SAR ADC的正常采样和量化操作外，额外增加一个提取相位，通过一对电容C₁实现对余量电压的提取，在下一周期的采样过程中，完成电容C₁到电容C₂的积分操作；在下一周期的量化过程中，逻辑控制电路按照比较器所输出的逻辑电平，从高位至地位进行数字编码。在该示例中，电容C₁下一周期的采样时，同步地将在上一采样周期经积分得到的电荷分享给电容C₂，使得量化噪声整形电路提供的信号与采样输入信号进行信号叠加。该NS-SAR无源一阶架构实现的代价为：增加两对电容和四对开关，额外增加一个相位用于采样余量电压。

图6示出又一NS-SAR无源一阶实现方式的示意图。如图6所示，一种无源一阶NS-SAR实现方式：提取相位时，直接将SAR ADC的CDAC(Captive Digital-to-AnalogConverter,CDAC)电容C上的余量电压向四个C/2电容积分；在下一周期采样的时候，将四个C/2电容串联在比较器输入端，实现4倍无源增益。该示例中的NS-SAR无源一阶架构实现的代价为：增加两对C/2电容和八对开关，额外增加一个相位用于积分余量电压。

图7示出又一NS-SAR无源一阶实现方式的示意图。如图7所示，一种有源一阶NS-SAR实现方式：提取相位时，SAR ADC的CDAC电容C的余量电压通过运放向另一对电容上积分，在下一周期采样阶段，断开运放，将这一对电容串联在比较器输入端。该示例中的NS-SAR无源一阶架构实现的代价为：增加一对C电容、四对开关和一个运放，额外增加一个相位用于积分余量电压，但是运放一般需要消耗静态功耗，所以有源时候一般功耗代价比较大。

上述各量化噪声整形电路对输入ADC的模拟信号的摆幅有所抑制，在如雷达传感器中需要ADC对所接收到的大摆幅信号进行数字化处理的方式中并不理想，且同时存在各自代价。

本申请还提供一种NS-SAR无源一阶量化整形的ADC电路，其包括量化噪声整形电路，其包括：两组受控开关组、和与受控开关组连接的储能电路。

两组受控开关组分别受控制信号的第一状态和第二状态控制，用于将储能电路在一个采样周期内整体地接入不同信号路径，以在上一采样周期内对ADC的量化余量进行积分，以及在下一个采样周期内与相应的采样输入信号进行信号叠加。为此，在控制信号为第一状态的情况下，其中的一组受控开关将储能电路整体地接入第一信号路径中，以在当前采样周期结束之前完成量化余量的积分；在控制信号为第二状态的情况下，其中的另一组受控开关将储能电路被整体地接入第二信号路径中，以将下一采样周期的采样输入信号与所积分的量化余量相叠加，以形成待量化处理的待量化信号。

本示例中，由于储能电路被整体地在第一信号路径和第二信号路径之间切换，不会额外增加相位来调整所分享的量化余量，无需有源器件，而且能够实现对大摆幅信号的数字处理。

其中，可参考图3b中的控制信号φ_EX，其第一状态为高电平，第二状态为低电平。在高电平状态下，储能电路整体接入第一信号路径，以完成对量化余量的积分。为此，第一信号路径为供储能电路存储电荷的路径。以ADC处理差分模拟信号的数字转换为例，第一信号路径包括两路将储能电路连接两个差分传输路径之间的线路。以ADC处理单端模拟信号的数字转换为例，第一信号路径为连接信号传输路径和参考电位之间的线路。

在低电平状态下，储能电路整体地接入第二信号路径，以利用所积分的量化余量对下一采样周期的采样输入信号进行叠加处理，以形成待量化信号。为此，第二信号路径为供接入ADC中主信号传输路径的线路。以ADC处理差分模拟信号的数字转换为例，第二信号路径包括：两路接入其中一个差分传输路径和比较器一输入端之间的线路，以及接入其中另一个差分传输路径和比较器另一输入端之间的线路。以ADC处理单端模拟信号的数字转换为例，第二信号路径为接入待量化信号的信号传输路径和比较器一输入端之间的线路。

为此，两组受控开关中的第一组受控开关和第二组受控开关在同一控制信号下反向操作。仍以图3b为例，在控制信号为高电平的情况下，其中的第一组受控开关闭合、且第二组受控开关断开，储能电路被整体地接入第一信号路径中，以在当前采样周期结束之前对量化余量进行积分；在控制信号为低电平的情况下，其中的第二组受控开关闭合、且第一组受控开关断开，储能电路被整体地接入第二信号路径中，以供利用储能电路中的电压与下一采样周期内的采样输入信号进行信号叠加。

图8示出又一NS-SAR无源一阶实现方式的示意图。如图8所示，以ADC处理差分信号的数字编码转换为例。本申请的NS-SAR无源一阶量化整形的ADC电路包括：量化噪声整形电路701，以对采样输入信号进行分别进行信号叠加。其中，量化噪声整形电路701包括第一受控开关组、第二受控开关组、和储能电路；其中，储能电路包括电容C₁、C₂；第一受控开关组包括四个开关，两两一组，分别串联在电容C₁、C₂两端，使每一量化噪声整形电路中的储能电路所接入的第一信号路径连接在差分传输路径之间，两路第一信号路径并联地连接在差分传输路径之间。第二受控开关组包括四个开关，两两一组，分别串联在电容C₁、C₂两端，每一量化噪声整形电路中的储能电路所接入的第二信号路径接入差分传输路径中的之一。

NS-SAR无源一阶架构还包括比较器703、开关电容电路705和逻辑控制电路707。比较器703与量化噪声整形电路701连接，用于待量化信号与基准信号，并输出逻辑电平；逻辑控制电路707与比较器703连接，用于根据所接收的逻辑电平来量化至少一个比特位的数字编码；开关电容电路705与逻辑控制电路707和量化噪声整形电路701连接，用于将所量化的数字编码位转换为所述反馈的模拟信号；在控制信号为第一状态的情况下，储能电路完成对ADC中的量化余量的积分。

根据示例实施例，开关电容电路705包括受控电容阵列和预设的基准参考电压；其中，受控电容阵列中的各电容电路受数字编码位的控制而调整所存储的电荷。

根据示例实施例，量化噪声整形电路701包括第二信号路径，第二信号路径中的一路接入比较器703的正输入端，另一路接入比较器703的负输入端。

根据示例实施例，NS-SAR无源一阶实现方式的动作时序如图10所示，其中，CLK为时钟信号，φ_S为输入端的开关信号，高电平为开关闭合；φ_CONV为开关电容电路705的开关控制信号，高电平为开关闭合，开关控制信号的高电平数量与开关电容电路705的开关数量相对应；φ_EX为与储能电路串联的两组受控开关组的控制信号，控制信号包括第一状态和第二状态，用于将储能电路整体地接入不同信号路径：第一状态为φ_EX为高电平，此时控制第一受控开关组的开关闭合，将储能电路整体地接入第一信号路径中，以在当前采样周期结束之前对ADC中的量化余量进行积分；第二状态为φ_EX为低电平，此时控制第二受控开关组闭合，通过开关切换，将这储能电路的电容C₁、C₂串联在比较器703的输入端，将储能电路被整体地接入第二信号路径中，以将下一采样周期的采样输入信号与所积分的量化余量相叠加，形成待量化处理的待量化信号。

根据示例实施例，由于储能电路被整体地在第一信号路径和第二信号路径之间切换，不会额外增加相位来调整经积分的量化余量，无需有源器件，而且能够实现对大摆幅信号的数字处理。

根据一些实施例，储能电路中的容性参数，以及比较器703中的电容参数，可以根据信噪比和传递函数设定。

根据示例实施例，提取相位时，SAR ADC的CDAC电容C上的余量电容直接向储能电容C₁、C₂上积分；在下一周期采样相位时，通过两组受控开关组的切换，将这一对电容C₁、C₂串联在比较器703的输入端。

图9为图8的等效模型，根据图9可以得到传输函数：

其中，Vi为输入信号电压，Eq为外部输入信号电压。

得到噪声传输函数(NTF)为：

根据示例实施例，本申请额外增加两组受控开关组和储能电路，结构简单；增加一个相位用于积分余量电压，适配输入信号的信号摆幅，提高输出信号的整体信噪比。

图11示出基于不同NS-SAR无源一阶实现方式的噪声传输函数的效果图，其中，NTF₁为基于图5的NS-SAR无源一阶架构实现方式的噪声传输函数，NTF₂为基于图6的NS-SAR无源一阶架构实现方式的噪声传输函数，NTF₃为基于图7的NS-SAR无源一阶架构实现方式的噪声传输函数，NTF₄为基于本申请图8的NS-SAR无源一阶架构实现方式的噪声传输函数。

可见，相对于其他三种NTF，本申请的带外增益相对较低，占用的信号摆幅较小，在同等情况下，可以支持最大的信号幅度输入。

本申请还提供了一种芯片，其包含本申请的ADC，已将芯片内部的模拟信号转换成数字编码，并予以输出。其中，该芯片举例为雷达传感器芯片。雷达传感器芯片用于探测其与周围环境中的物体之间的测量信息。测量信息举例包括：距离、相对速度、和角度之间的至少一种。

雷达传感器芯片还集成信号发射装置和信号接收装置；甚至还集成天线装置。其中，天线装置包括发射天线和接收天线。其中，ADC可连接信号接收装置以输出基带数字信号；或者ADC可连接雷达传感器芯片中的待测试DC信号，以输出对应的数字编码等。

以ADC将信号接收装置所输出的基带信号转换成基带数字信号为例：

信号发射装置耦接于发射天线，用于将一信号源所产生的基准信号处理成FMCW的射频发射信号，并通过发射天线发射。其中基准信号举例正弦信号。

具体地，信号发射装置将基准电信号进行调频/调相处理，并调制成射频频段的射频发射信号，并输出至发射天线。例如，信号发射装置将基准信号调制到射频并馈电至发射天线，以使得发射天线产生中心频率在如64GHz、或77GHz等频段的探测信号波。其中，信号发射装置可以产生中心频率为定频的探测信号波，或者以中心频率和预设带宽扫频的探测信号波。以探测信号波包括至少一个chirp信号为例，其中chirp信号为基于线性调频周期而形成的电磁波信号，信号发射装置基于线性调频周期的信号源进行倍频处理，并馈电至发射天线，以发射包含chirp信号的探测信号波。

当探测信号波被物体反射时，形成回波信号波。接收天线受回波信号波而产生射频接收信号。

信号接收装置利用射频发射信号，将接收天线所输出的射频接收信号进行降频、和滤波等处理。

在雷达传感器中，还配置有如上所述的ADC，以将雷达传感器中所检测的低频信号进行数字化输出。如此，ADC能有效支持最大的信号幅度输入。

本申请还提供了一种配置有雷达传感器的电子设备。电子设备还包括信号处理装置，其耦接于雷达传感器，用于根据雷达传感器所输出的数字编码进行信号处理，以对周围环境进行目标检测。

信号处理装置与信号接收装置连接，用于通过信号处理从基带数字信号中提取测量信息并输出。其中，信号处理包括基于对至少一路接收天线所提供的至少一路待处理信号进行相位、频率、时域等数字化信号处理计算。测量信息包括以下至少一种：用于表示所探测到的至少一个障碍物的相对距离的距离数据；用于表示所探测到的至少一个障碍物的相对速度的速度数据；用于表示所探测到的至少一个障碍物的相对角度的角度数据等。

在一个可选的实施例中，上述电子设备可为应用于诸如智能住宅、交通、智能家居、消费电子、监控、工业自动化、舱内检测及卫生保健等领域的部件及产品。例如，该电子设备可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、液位/流速检测设备、智能穿戴设备(如手环、眼镜等)、智能家居设备(如扫地机器人、门锁、电视、空调、智能灯等)、各种通信设备(如手机、平板电脑等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械臂(或机器人)等，也可为用于检测生命特征参数的各种仪器以及搭载该仪器的各种设备，例如汽车舱内检测、室内人员监控、智能医疗设备、消费电子设备等。

在又一个可选的实施例中，当上述的电子设备应用于先进驾驶辅助系统(即ADAS)时，作为车载传感器的雷达传感器(如毫米波雷达)可为ADAS系统提供诸如自动刹车辅助(即AEB)、盲点检测预警(即BSD)、辅助变道预警(即LCA)、倒车辅助预警(即RCTA)等各种功能安全提供测量信息的探测作用。

应清楚地理解，本申请描述了如何形成和使用特定示例，但本申请不限于这些示例的任何细节。相反，基于本申请公开的内容的教导，这些原理能够应用于许多其它实施例。

此外，需要注意的是，上述附图仅是根据本申请示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

以上具体地示出和描述了本申请的示例性实施例。应可理解的是，本申请不限于这里描述的详细结构、设置方式或实现方法；相反，本申请意图涵盖包含在所附权利要求的精神和范围内的各种修改和等效设置。

Claims

1.一种模拟数字转换器，用于将一采样周期内所采样的采样输入信号转为数字编码，其特征在于，包括量化噪声整形电路；所述量化噪声整形电路包括：两组受控开关组、与所述受控开关组连接的储能电路，其中：

2.如权利要求1所述的模拟数字转换器，其特征在于，所述模拟数字转换器还包括：

比较器，与所述量化噪声整形电路连接，用于比较待量化信号与基准信号，并输出逻辑电平；

逻辑控制电路，与所述比较器连接，用于根据所述逻辑电平生成一控制逻辑；

开关电容电路，与所述逻辑控制电路和所述量化噪声整形电路连接，用于将所述控制逻辑转换为参考模拟信号，以供与采样输入信号相减；

其中，在所述控制信号为第一状态的情况下，所述量化余量来自于所述开关电容电路。

3.如权利要求2所述的模拟数字转换器，其特征在于，所述开关电容电路包括受控电容阵列和预设的基准参考电压；其中，所述受控电容阵列中的各电容电路受所述数字编码中各编码位的控制而调整所存储的电荷。

4.如权利要求1所述的模拟数字转换器，其特征在于：所述模拟数字转换器包含两路所述量化噪声整形电路，以对每一路采样输入信号与各自量化噪声整形电路所积分的量化余量分别进行信号叠加。

5.如权利要求4所述的模拟数字转换器，其特征在于，每一量化噪声整形电路中的储能电路所接入的第一信号路径连接在差分传输路径之间；每一量化噪声整形电路中的储能电路所接入的第二信号路径接入所述差分传输路径中的之一。

6.如权利要求5所述的模拟数字转换器，其特征在于，两路第一信号路径并联地连接在所述差分传输路径之间。

7.一种芯片，其特征在于，包括如权利要求1-6中任一项所述的模拟数字转换器。

8.如权利要求7所述的芯片，其特征在于，所述芯片为雷达传感器。

9.一种电子设备，其特征在于，包括：

如权利要求7或8所述的芯片；

信号处理装置，耦接于所述芯片，用于根据所述芯片中的模拟数字转换器所输出的数字编码进行信号处理，以对周围环境进行目标检测。