CN218447922U - 平面沟槽复合型功率mosfet器件 - Google Patents
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Abstract
本实用新型公开一种平面沟槽复合型功率MOSFET器件，其左P型基区和右P型基区各自上部远离N型中掺杂区的区域分别设置有左N型重掺杂源极区和右N型重掺杂源极区，从而在左P型基区和右P型基区各自上部靠近N型中掺杂区的区域形成P型凸起部，左P型基区和右P型基区的各自P型凸起部上方分别设置有左栅极层、右栅极层，左栅极层、右栅极层分别与P型凸起部之间通过二氧化硅层隔离，相邻MOS器件单胞之间具有一深沟槽，深沟槽的下端延伸至N型轻掺杂外延层的中部，此深沟槽内填充有一二氧化硅部。本实用新型平面沟槽复合型功率MOSFET器件既可以实现器件的低阻化，降低器件的发热量，又提高了器件电流强度，还降低了漏电流，提高MOSFET器件的BV（耐压）特性。
Description
技术领域
本实用新型涉及MOSFET器件技术领域，尤其涉及一种平面沟槽复合型功率MOSFET器件。
背景技术
近年来，节能和减排成为电子信息技术领域的重要发展方向，引领了对高能效和高可靠性的MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物半导体场效应管）功率器件的大量需求。功率MOS场效应晶体管也分为结型和绝缘栅型，但通常主要指绝缘栅型中的MOS型（Metal Oxide Semiconductor FET），简称功率MOSFET（Power MOSFET）。结型功率场效应晶体管一般称作静电感应晶体管（Static InductionTransistor——SIT）。
但是，现有的MOSFET器件在使用过程中，会产生大量热量，影响器件的正常工作，甚至导致器件失效的情况。为此，本实用新型提供一种平面沟槽复合型功率MOSFET器件。
发明内容
本实用新型的目的是提供一种平面沟槽复合型功率MOSFET器件器件，该平面型功率MOSFET器件既可以实现器件的低阻化，降低器件的发热量，又提高了器件电流强度，还降低了漏电流。
为达到上述目的，本实用新型采用的技术方案是：一种平面沟槽复合型功率MOSFET器件，包括：具有至少2个MOS器件单胞的硅片，所述MOS器件单胞进一步包括：位于硅片下部的重掺杂N型漏极层、位于硅片中部的N型轻掺杂外延层和位于硅片上部的复合掺杂层，此复合掺杂层的中央区域具有一N型中掺杂区；
所述复合掺杂层位于N型中掺杂区两侧区域分别具有左P型基区和右P型基区，所述左P型基区和右P型基区各自上部远离N型中掺杂区的区域分别设置有左N型重掺杂源极区和右N型重掺杂源极区，从而在所述左P型基区和右P型基区各自上部靠近N型中掺杂区的区域形成P型凸起部；
所述左P型基区和右P型基区的各自P型凸起部上方分别设置有左栅极层、右栅极层，此左栅极层、右栅极层分别与P型凸起部之间通过二氧化硅层隔离，相邻MOS器件单胞之间具有一深沟槽，此深沟槽的下端延伸至N型轻掺杂外延层的中部，此深沟槽内填充有一二氧化硅部。
上述技术方案中进一步改进的方案如下：
1、上述方案中，所述N型轻掺杂外延层的下表面与深沟槽底部的深度比例为10：6~8。
2、上述方案中，所述深沟槽底表面为向下凸的圆弧面。
3、上述方案中，所述重掺杂N型漏极层与复合掺杂层的厚度相等。
4、上述方案中，所述N型中掺杂区的高度大于左P型基区和右P型基区的高度。
由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
1、本实用新型平面型功率MOSFET器件，其复合掺杂层位于N型中掺杂区两侧区域分别具有左P型基区和右P型基区，左P型基区和右P型基区各自上部远离N型中掺杂区的区域分别设置有左N型重掺杂源极区和右N型重掺杂源极区，从而在左P型基区和右P型基区各自上部靠近N型中掺杂区的区域形成P型凸起部，左P型基区和右P型基区的各自P型凸起部上方分别设置有左栅极层、右栅极层，此左栅极层、右栅极层分别与P型凸起部之间通过二氧化硅层隔离，采用2个栅极层且在用2个栅极层之间为N型中掺杂区，N型中掺杂区上方没有栅极，有利于提高N型中掺杂区中的电子浓度，进而大大降低JFET区的电阻，实现器件的低阻化和降低了器件的发热量。
2、本实用新型平面型功率MOSFET器件，其相邻MOS器件单胞之间具有一内部填充有一二氧化硅部深沟槽，此深沟槽的下端延伸至N型轻掺杂外延层的中部，在提高器件电流强度的同时，有效避免了崩溃效应的产生，从而降低了漏电流，而且对比于传统结构，新结构器件的电流分布更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。
附图说明
附图1为本实用新型平面沟槽复合型功率MOSFET器件的结构示意图；
附图2为本实用新型平面沟槽复合型功率MOSFET器件与传统结构的MOSFET器件的击穿电压特性对比示意图。
以上附图中：1、硅片；2、重掺杂N型漏极层；3、N型轻掺杂外延层；4、复合掺杂层；5、N型中掺杂区；61、左P型基区；62、右P型基区；71、左N型重掺杂源极区；72、右N型重掺杂源极区；8、P型凸起部；91、左栅极层；92、右栅极层；10、二氧化硅层；11、深沟槽；12、二氧化硅部；13、MOS器件单胞。
具体实施方式
在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
实施例1：一种平面沟槽复合型功率MOSFET器件，包括：具有至少2个MOS器件单胞13的硅片1，所述MOS器件单胞13进一步包括：位于硅片1下部的重掺杂N型漏极层2、位于硅片1中部的N型轻掺杂外延层3和位于硅片1上部的复合掺杂层4，此复合掺杂层4的中央区域具有一N型中掺杂区5；
所述复合掺杂层4位于N型中掺杂区5两侧区域分别具有左P型基区61和右P型基区62，所述左P型基区61和右P型基区62各自上部远离N型中掺杂区5的区域分别设置有左N型重掺杂源极区71和右N型重掺杂源极区72，从而在所述左P型基区61和右P型基区62各自上部靠近N型中掺杂区5的区域形成P型凸起部8；
所述左P型基区61和右P型基区62的各自P型凸起部8上方分别设置有左栅极层91、右栅极层92，此左栅极层91、右栅极层92分别与P型凸起部8之间通过二氧化硅层10隔离，相邻MOS器件单胞13之间具有一深沟槽11，此深沟槽11的下端延伸至N型轻掺杂外延层3的中部，此深沟槽11内填充有一二氧化硅部12。
有利于提高N型中掺杂区中的电子浓度，进而大大降低JFET区的电阻，实现器件的低阻化和降低了器件的发热量。
上述N型轻掺杂外延层3的下表面与深沟槽11底部的深度比例为10：6.2。
上述深沟槽11底表面为向下凸的圆弧面。
上述重掺杂N型漏极层2与复合掺杂层4的厚度相等。
实施例2：一种平面沟槽复合型功率MOSFET器件，包括：具有至少2个MOS器件单胞13的硅片1，所述MOS器件单胞13进一步包括：位于硅片1下部的重掺杂N型漏极层2、位于硅片1中部的N型轻掺杂外延层3和位于硅片1上部的复合掺杂层4，此复合掺杂层4的中央区域具有一N型中掺杂区5；
所述复合掺杂层4位于N型中掺杂区5两侧区域分别具有左P型基区61和右P型基区62，所述左P型基区61和右P型基区62各自上部远离N型中掺杂区5的区域分别设置有左N型重掺杂源极区71和右N型重掺杂源极区72，从而在所述左P型基区61和右P型基区62各自上部靠近N型中掺杂区5的区域形成P型凸起部8；
所述左P型基区61和右P型基区62的各自P型凸起部8上方分别设置有左栅极层91、右栅极层92，此左栅极层91、右栅极层92分别与P型凸起部8之间通过二氧化硅层10隔离，相邻MOS器件单胞13之间具有一深沟槽11，此深沟槽11的下端延伸至N型轻掺杂外延层3的中部，此深沟槽11内填充有一二氧化硅部12，在提高器件电流强度的同时，有效避免了崩溃效应的产生，从而降低了漏电流。
上述N型轻掺杂外延层3的下表面与深沟槽11底部的深度比例为10：7.5。
上述N型中掺杂区5的高度大于左P型基区61和右P型基区62的高度。
采用上述平面型功率MOSFET器件时，其复合掺杂层位于N型中掺杂区两侧区域分别具有左P型基区和右P型基区，左P型基区和右P型基区各自上部远离N型中掺杂区的区域分别设置有左N型重掺杂源极区和右N型重掺杂源极区，从而在左P型基区和右P型基区各自上部靠近N型中掺杂区的区域形成P型凸起部，左P型基区和右P型基区的各自P型凸起部上方分别设置有左栅极层、右栅极层，此左栅极层、右栅极层分别与P型凸起部之间通过二氧化硅层隔离，采用2个栅极层且在用2个栅极层之间为N型中掺杂区，N型中掺杂区上方没有栅极，有利于提高N型中掺杂区中的电子浓度，进而大大降低JFET区的电阻，实现器件的低阻化和降低了器件的发热量；
还有，其相邻MOS器件单胞之间具有一内部填充有二氧化硅部深沟槽，此深沟槽的下端延伸至N型轻掺杂外延层的中部，由于该构造深沟槽无外接电位，使其电位处于浮游状态，在反向电压施加与器件时，缓和左P型基区61和右P型基区62与N型轻掺杂外延层3的尖峰电场，在提高器件电流强度的同时，有效避免了崩溃效应的产生，从而降低了漏电流，而且对比于传统结构，在正向导通时，由于浮游型深沟槽11的存在，其有效电位是随着深沟槽的深度发生变化，使导通电流在漂移区的分布也更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。
在对本实用新型实施例中的平面沟槽复合型功率MOSFET器件与传统结构的MOSFET器件进行击穿电压特性对比试验中，对比结果详见附图2；由附图2所示，对比于传统结构，本实用新型实施例中的平面沟槽复合型功率MOSFET器件的BV（耐压）特性提高了约20%至30%。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (5)
1.一种平面沟槽复合型功率MOSFET器件，其特征在于：包括：具有至少2个MOS器件单胞（13）的硅片（1），所述MOS器件单胞（13）进一步包括：位于硅片（1）下部的重掺杂N型漏极层（2）、位于硅片（1）中部的N型轻掺杂外延层（3）和位于硅片（1）上部的复合掺杂层（4），此复合掺杂层（4）的中央区域具有一N型中掺杂区（5）；
所述复合掺杂层（4）位于N型中掺杂区（5）两侧区域分别具有左P型基区（61）和右P型基区（62），所述左P型基区（61）和右P型基区（62）各自上部远离N型中掺杂区（5）的区域分别设置有左N型重掺杂源极区（71）和右N型重掺杂源极区（72），从而在所述左P型基区（61）和右P型基区（62）各自上部靠近N型中掺杂区（5）的区域形成P型凸起部（8）；
所述左P型基区（61）和右P型基区（62）的各自P型凸起部（8）上方分别设置有左栅极层（91）、右栅极层（92），此左栅极层（91）、右栅极层（92）分别与P型凸起部（8）之间通过二氧化硅层（10）隔离，相邻MOS器件单胞（13）之间具有一深沟槽（11），此深沟槽（11）的下端延伸至N型轻掺杂外延层（3）的中部，此深沟槽（11）内填充有一二氧化硅部（12）。
2.根据权利要求1所述的平面沟槽复合型功率MOSFET器件，其特征在于：所述N型轻掺杂外延层（3）的下表面与深沟槽（11）底部的深度比例为10：6~8。
3.根据权利要求1所述的平面沟槽复合型功率MOSFET器件，其特征在于：所述深沟槽（11）底表面为向下凸的圆弧面。
4.根据权利要求1所述的平面沟槽复合型功率MOSFET器件，其特征在于：所述重掺杂N型漏极层（2）与复合掺杂层（4）的厚度相等。
5.根据权利要求1所述的平面沟槽复合型功率MOSFET器件，其特征在于：所述N型中掺杂区（5）的高度大于左P型基区（61）和右P型基区（62）的高度。
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