CN213583801U - 垂直功率mos半导体器件 - Google Patents
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Abstract
本实用新型公开一种垂直功率MOS半导体器件，所述MOS器件包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：位于所述P型基体层上部且在沟槽周边具有一重掺杂N型源极区，一重掺杂P型植入区位于重掺杂N型源极区外侧周边并在竖直方向延伸至重掺杂N型源极区下方；一漏极金属层位于重掺杂N型衬底层与轻掺杂N型漂移层相背的表面，重掺杂N型源极区上表面开有一凹槽，一绝缘介质层覆盖所述沟槽和栅极多晶硅部上表面并延伸覆盖凹槽一部分；相邻所述MOS器件单胞之间的P型基体层内具有一深凹槽，此深凹槽的下端延伸至轻掺杂N型漂移层的中部。本实用新型垂直功率MOS半导体器件在处于反偏压时，避免器件过早发生崩溃现象且降低了欧姆接触电阻。
Description
技术领域
本实用新型涉及半导体器件技术领域，尤其涉及一种垂直功率MOS半导体器件。
背景技术
沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换。随着工业的发展，全球变暖导致气候环境越来越恶劣，各国开始越来越重视节能减碳和可持续发展，因此对于功率MOS器件的功耗及其转换效率要求越来越高，功耗主要由导通损耗和开关损耗组成，导通损耗主要受制与特征导通电阻大小的影响；如何减少器件功耗，成为本领域技术人员努力的方向。
发明内容
本实用新型的目的是提供一种垂直功率MOS半导体器件，该垂直功率MOS半导体器件在处于反偏压时，避免器件过早发生崩溃现象且降低了欧姆接触电阻。
为达到上述目的，本实用新型采用的技术方案是：一种垂直功率MOS半导体器件，所述MOS器件包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：位于N型硅片本体上部的P型基体层、位于N型硅片本体中部的轻掺杂N型漂移层、位于N型硅片本体下部的重掺杂N型衬底层，位于P型基体层中的沟槽从P型基体层上表面延伸至轻掺杂N型漂移层内，此沟槽内具有一栅极多晶硅部，此栅极多晶硅部与沟槽之间通过一栅极氧化隔离层；
位于所述P型基体层上部且在沟槽周边具有一重掺杂N型源极区，一重掺杂P型植入区位于重掺杂N型源极区外侧周边并在竖直方向延伸至重掺杂N型源极区下方，所述重掺杂P型植入区在水平且朝向沟槽方向延伸至重掺杂N型源极区正下方，所述重掺杂P型植入区与沟槽之间且位于重掺杂N型源极区下方的区域作为通道区；
一漏极金属层位于重掺杂N型衬底层与轻掺杂N型漂移层相背的表面，所述重掺杂N型源极区上表面开有一凹槽，一绝缘介质层覆盖所述沟槽和栅极多晶硅部上表面并延伸覆盖凹槽一部分，一源极金属层覆盖于和重掺杂P型植入区上表面并延伸覆盖重掺杂N型源极区的凹槽剩余部分；
相邻所述MOS器件单胞之间的P型基体层内具有一深凹槽，此深凹槽的下端延伸至轻掺杂N型漂移层的中部，此深凹槽内填充有一绝缘二氧化硅部，此深凹槽上表面覆盖有一第二绝缘介质层。
上述技术方案中进一步改进的方案如下：
1. 上述方案中，所述重掺杂P型植入区与重掺杂N型源极区的深度比为10：6~8。
2. 上述方案中，所述凹槽的开口宽度大于底部的宽度。
3. 上述方案中，所述沟槽与深凹槽的宽度比为10：3~6。
由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
1、本实用新型垂直功率MOS半导体器件，其重掺杂P型植入区位于重掺杂N型源极区外侧周边并在竖直方向延伸至重掺杂N型源极区下方，所述重掺杂P型植入区在水平且朝向沟槽方向延伸至重掺杂N型源极区正下方，所述重掺杂P型植入区与沟槽之间且位于重掺杂N型源极区下方的区域作为通道区，在处于反偏压时，有助于让漏电流远离通道区，避免器件过早发生崩溃现象，进而增加器件的强健性；还有，其相邻所述MOS器件单胞之间的P型基体层内具有一深凹槽，此深凹槽的下端延伸至轻掺杂N型漂移层的中部，此深凹槽内填充有一绝缘二氧化硅部，此深凹槽上表面覆盖有一第二绝缘介质层，使得隔离区域的电场曲线趋于平缓，从而能承受更高电压，避免在高压时被击穿。
2、本实用新型垂直功率MOS半导体器件，其重掺杂N型源极区上表面开有一凹槽，一绝缘介质层覆盖所述沟槽和栅极多晶硅部上表面并延伸覆盖凹槽一部分，一源极金属层覆盖于和重掺杂P型植入区上表面并延伸覆盖重掺杂N型源极区的凹槽剩余部分，提高了重掺杂N型源极区与源极金属层、绝缘介质层的结合力，并降低了欧姆接触电阻。
附图说明
附图1为本实用新型垂直功率MOS半导体器件的结构示意图。
以上附图中：1、N型硅片本体；2、P型基体层；3、轻掺杂N型漂移层；4、重掺杂N型衬底层；5、沟槽；6、栅极多晶硅部；7、栅极氧化隔离层；8、重掺杂N型源极区；9、重掺杂P型植入区；10、通道区；11、绝缘介质层；12、漏极金属层；13、源极金属层；14、凹槽；15、深凹槽；16、绝缘二氧化硅部；17、第二绝缘介质层；18、MOS器件单胞。
具体实施方式
在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
实施例1：一种垂直功率MOS半导体器件，所述MOS器件包括至少2个MOS器件单胞18，所述MOS器件单胞18进一步包括：位于N型硅片本体1上部的P型基体层2、位于N型硅片本体1中部的轻掺杂N型漂移层3、位于N型硅片本体1下部的重掺杂N型衬底层4，位于P型基体层2中的沟槽5从P型基体层2上表面延伸至轻掺杂N型漂移层3内，此沟槽5内具有一栅极多晶硅部6，此栅极多晶硅部6与沟槽5之间通过一栅极氧化隔离层7；
位于所述P型基体层2上部且在沟槽5周边具有一重掺杂N型源极区8，一重掺杂P型植入区9位于重掺杂N型源极区8外侧周边并在竖直方向延伸至重掺杂N型源极区8下方，所述重掺杂P型植入区9在水平且朝向沟槽方向延伸至重掺杂N型源极区8正下方，所述重掺杂P型植入区9与沟槽5之间且位于重掺杂N型源极区8下方的区域作为通道区10；
一漏极金属层12位于重掺杂N型衬底层4与轻掺杂N型漂移层3相背的表面，所述重掺杂N型源极区8上表面开有一凹槽14，一绝缘介质层11覆盖所述沟槽5和栅极多晶硅部6上表面并延伸覆盖凹槽14一部分，一源极金属层13覆盖于和重掺杂P型植入区9上表面并延伸覆盖重掺杂N型源极区8的凹槽14剩余部分；
相邻所述MOS器件单胞18之间的P型基体层2内具有一深凹槽15，此深凹槽15的下端延伸至轻掺杂N型漂移层3的中部，此深凹槽15内填充有一绝缘二氧化硅部16，此深凹槽15上表面覆盖有一第二绝缘介质层17。
上述重掺杂P型植入区9与重掺杂N型源极区8的深度比为10：7.2。
上述沟槽5与深凹槽15的宽度比为10：4.5。
实施例2：一种垂直功率MOS半导体器件，所述MOS器件包括至少2个MOS器件单胞18，所述MOS器件单胞18进一步包括：位于N型硅片本体1上部的P型基体层2、位于N型硅片本体1中部的轻掺杂N型漂移层3、位于N型硅片本体1下部的重掺杂N型衬底层4，位于P型基体层2中的沟槽5从P型基体层2上表面延伸至轻掺杂N型漂移层3内，此沟槽5内具有一栅极多晶硅部6，此栅极多晶硅部6与沟槽5之间通过一栅极氧化隔离层7；
位于所述P型基体层2上部且在沟槽5周边具有一重掺杂N型源极区8，一重掺杂P型植入区9位于重掺杂N型源极区8外侧周边并在竖直方向延伸至重掺杂N型源极区8下方，所述重掺杂P型植入区9在水平且朝向沟槽方向延伸至重掺杂N型源极区8正下方，所述重掺杂P型植入区9与沟槽5之间且位于重掺杂N型源极区8下方的区域作为通道区10；
一漏极金属层12位于重掺杂N型衬底层4与轻掺杂N型漂移层3相背的表面，所述重掺杂N型源极区8上表面开有一凹槽14，一绝缘介质层11覆盖所述沟槽5和栅极多晶硅部6上表面并延伸覆盖凹槽14一部分，一源极金属层13覆盖于和重掺杂P型植入区9上表面并延伸覆盖重掺杂N型源极区8的凹槽14剩余部分；
相邻所述MOS器件单胞18之间的P型基体层2内具有一深凹槽15，此深凹槽15的下端延伸至轻掺杂N型漂移层3的中部，此深凹槽15内填充有一绝缘二氧化硅部16，此深凹槽15上表面覆盖有一第二绝缘介质层17。
上述重掺杂P型植入区9与重掺杂N型源极区8的深度比为10：6.5。
上述凹槽14的开口宽度大于底部的宽度。
上述沟槽5与深凹槽15的宽度比为10：3.6。
采用上述垂直功率MOS半导体器件时，其在处于反偏压时，有助于让漏电流远离通道区，避免器件过早发生崩溃现象，进而增加器件的强健性；还有，其重掺杂N型源极区上表面开有一凹槽，一绝缘介质层覆盖所述沟槽和栅极多晶硅部上表面并延伸覆盖凹槽一部分，一源极金属层覆盖于和重掺杂P型植入区上表面并延伸覆盖凹槽剩余部分，提高了重掺杂N型源极区与源极金属层、绝缘介质层的结合力，并降低了欧姆接触电阻；还有，其相邻所述MOS器件单胞之间的P型基体层内具有一深凹槽，此深凹槽的下端延伸至轻掺杂N型漂移层的中部，此深凹槽内填充有一绝缘二氧化硅部，此深凹槽上表面覆盖有一第二绝缘介质层，使得隔离区域的电场曲线趋于平缓，从而能承受更高电压，避免在高压时被击穿。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (4)
1.一种垂直功率MOS半导体器件，其特征在于：所述MOS器件包括至少2个MOS器件单胞（18），所述MOS器件单胞（18）进一步包括：位于N型硅片本体（1）上部的P型基体层（2）、位于N型硅片本体（1）中部的轻掺杂N型漂移层（3）、位于N型硅片本体（1）下部的重掺杂N型衬底层（4），位于P型基体层（2）中的沟槽（5）从P型基体层（2）上表面延伸至轻掺杂N型漂移层（3）内，此沟槽（5）内具有一栅极多晶硅部（6），此栅极多晶硅部（6）与沟槽（5）之间通过一栅极氧化隔离层（7）；
位于所述P型基体层（2）上部且在沟槽（5）周边具有一重掺杂N型源极区（8），一重掺杂P型植入区（9）位于重掺杂N型源极区（8）外侧周边并在竖直方向延伸至重掺杂N型源极区（8）下方，所述重掺杂P型植入区（9）在水平且朝向沟槽方向延伸至重掺杂N型源极区（8）正下方，所述重掺杂P型植入区（9）与沟槽（5）之间且位于重掺杂N型源极区（8）下方的区域作为通道区（10）；
一漏极金属层（12）位于重掺杂N型衬底层（4）与轻掺杂N型漂移层（3）相背的表面，所述重掺杂N型源极区（8）上表面开有一凹槽（14），一绝缘介质层（11）覆盖所述沟槽（5）和栅极多晶硅部（6）上表面并延伸覆盖凹槽（14）一部分，一源极金属层（13）覆盖于和重掺杂P型植入区（9）上表面并延伸覆盖重掺杂N型源极区（8）的凹槽（14）剩余部分；
相邻所述MOS器件单胞（18）之间的P型基体层（2）内具有一深凹槽（15），此深凹槽（15）的下端延伸至轻掺杂N型漂移层（3）的中部，此深凹槽（15）内填充有一绝缘二氧化硅部（16），此深凹槽（15）上表面覆盖有一第二绝缘介质层（17）。
2.根据权利要求1所述的垂直功率MOS半导体器件，其特征在于：所述重掺杂P型植入区（9）与重掺杂N型源极区（8）的深度比为10：6~8。
3.根据权利要求1所述的垂直功率MOS半导体器件，其特征在于：所述凹槽（14）的开口宽度大于底部的宽度。
4.根据权利要求1所述的垂直功率MOS半导体器件，其特征在于：所述沟槽（5）与深凹槽（15）的宽度比为10：3~6。
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| CN202022576645.3U CN213583801U (zh) | 2020-11-09 | 2020-11-09 | 垂直功率mos半导体器件 |
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