CN207517702U - 一种双外延超级势垒整流器 - Google Patents
一种双外延超级势垒整流器 Download PDFInfo
- Publication number
- CN207517702U CN207517702U CN201721207222.6U CN201721207222U CN207517702U CN 207517702 U CN207517702 U CN 207517702U CN 201721207222 U CN201721207222 U CN 201721207222U CN 207517702 U CN207517702 U CN 207517702U
- Authority
- CN
- China
- Prior art keywords
- layer
- covered
- type
- conduction type
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型公开了一种双外延超级势垒整流器，其特征在于：包括下电极层、重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第一导电类型第二外延层、第二导电类型体区、栅介质层、栅电极层、肖特基接触区和上电极层。所述轻掺杂第一导电类型外延层覆盖于重掺杂第一导电类型衬底层之上。所述第一导电类型第二外延层覆盖于轻掺杂第一导电类型外延层之上的部分表面。所述第二导电类型体区覆盖于轻掺杂第一导电类型外延层之上的部分表面。所述肖特基接触区覆盖于第二导电类型体区之上的部分表面。所述栅介质层覆盖于第一导电类型第二外延层之上的部分表面和第二导电类型体区之上的部分表面。所述栅电极层覆盖于栅介质层之上。
Description
技术领域
本实用新型涉及功率半导体电力电子器件技术领域，具体是一种双外延超级势垒整流器。
背景技术
功率半导体整流器，广泛应用于功率转换器和电源中。常规超级势垒整流器，在阳极和阴极之间整合并联的整流二极管和MOS晶体管来形成具有较低导通压降、合理漏电水平、较稳定高温性能的整流器件，其在100V以下的应用中具有明显的竞争优势。
现有技术中的典型超级势垒整流器包括常规结构超级势垒整流器和肖特基接触超级势垒整流器。结构中由于寄生整流二极管的形成，其P-body之间存在较明显的JFET效应。
现有技术中提出的带有N型增强层的肖特基接触超级势垒整流器结构，能够消除部分JFET效应，但是，其高浓度薄层N区的形成工艺比较难以控制，并且由于增加了输出电容，其反向恢复时间明显增加。
实用新型内容
本实用新型的目的是解决现有技术中存在的问题，提供一种双外延超级势垒整流器。
为实现本实用新型目的而采用的技术方案是这样的，一种双外延超级势垒整流器，其特征在于：包括下电极层、重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第一导电类型第二外延层、第二导电类型体区、栅介质层、栅电极层、肖特基接触区和上电极层。
所述重掺杂第一导电类型衬底层覆盖于下电极层之上。
所述轻掺杂第一导电类型外延层覆盖于重掺杂第一导电类型衬底层之上。
所述第一导电类型第二外延层覆盖于轻掺杂第一导电类型外延层之上；
所述第二导电类型体区覆盖于轻掺杂第一导电类型第二外延层之上的部分表面。
所述肖特基接触区覆盖于第二导电类型体区之上的部分表面。
所述栅介质层覆盖于第一导电类型第二外延层之上、第二导电类型体区之上的部分表面、肖特基接触区之上的部分表面；
所述栅电极层覆盖于栅介质层之上；
所述上电极层覆盖于栅电极层和肖特基接触区之上的部分表面。
一种双外延超级势垒整流器，其特征在于：包括下电极层、重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第一导电类型第二外延层、第二导电类型体区、重掺杂第二导电类型源区、重掺杂第一导电类型源区、栅介质层、栅电极层和上电极层。
所述重掺杂第一导电类型衬底层覆盖于下电极层之上。
所述轻掺杂第一导电类型外延层覆盖于重掺杂第一导电类型衬底层之上。
所述第一导电类型第二外延层覆盖于轻掺杂第一导电类型外延层之上；
所述第二导电类型体区覆盖于第一导电类型第二外延层之上的部分表面；
所述重掺杂第二导电类型源区和重掺杂第一导电类型源区均覆盖于第二导电类型体区之上的部分表面。
所述栅介质层覆盖于第一导电类型第二外延层之上的部分表面和第二导电类型体区之上的部分表面。
所述栅电极层覆盖于栅介质层之上。
所述上电极层覆盖于栅电极层、重掺杂第二导电类型源区之上，所述上电极层还覆盖于重掺杂第一导电类型源区之上的部分表面。
进一步，还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构。环形包围的中间区域为有源区。
进一步，所述第二导电类型体区由一个或多个重复的结构单元构成。所述第二导电类型体区位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
进一步，所述栅介质层的材料包括二氧化硅材料或者氮氧化硅。所述栅电极层的材料包括掺杂多晶硅。
本实用新型的技术效果是毋庸置疑的，本实用新型具有以下优点：
本实用新型能减小超级势垒整流器的JFET效应，从而优化正向导电能力和反向漏电水平之间的折衷关系，并且获得较小的反向恢复时间。
附图说明
图1为本实用新型实施例的新器件1剖面结构示意图；
图2为本实用新型实施例的新器件2剖面结构示意图。
图中：下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第一导电类型第二外延层31、第二导电类型体区32、重掺杂第二导电类型源区33、重掺杂第一导电类型源区34、栅介质层41、栅电极层42、肖特基接触区43和上电极层50。
具体实施方式
下面结合实施例对本实用新型作进一步说明，但不应该理解为本实用新型上述主题范围仅限于下述实施例。在不脱离本实用新型上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本实用新型的保护范围内。
实施例1：
如图1所示，一种双外延超级势垒整流器，其特征在于：包括下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第一导电类型第二外延层31、第二导电类型体区32、栅介质层41、栅电极层42、肖特基接触区43和上电极层50。
所述重掺杂第一导电类型衬底层20覆盖于下电极层10之上。
所述轻掺杂第一导电类型外延层30覆盖于重掺杂第一导电类型衬底层20之上。
所述第一导电类型第二外延层31覆盖于轻掺杂第一导电类型外延层30之上；
所述第二导电类型体区32覆盖于轻掺杂第一导电类型第二外延层31之上的部分表面。
所述肖特基接触区43覆盖于第二导电类型体区32之上的部分表面。
所述栅介质层41覆盖于第一导电类型第二外延层31之上、第二导电类型体区32之上的部分表面。所述栅介质层41还覆盖于肖特基接触区43之上的部分表面。
所述栅电极层42覆盖于栅介质层41之上。
所述上电极层50覆盖于栅电极层42和肖特基接触区43之上的部分表面。
还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构。环形包围的中间区域为有源区。
所述第一导电类型第二外延层31由一个或多个重复的结构单元构成。所述第一导电类型第二外延层31位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
所述栅介质层41的材料包括二氧化硅材料或者氮氧化硅。所述栅电极层42的材料包括掺杂多晶硅。
实施例2：
如图2所示，一种双外延超级势垒整流器，其特征在于：包括下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第一导电类型第二外延层31、第二导电类型体区32、重掺杂第二导电类型源区33、重掺杂第一导电类型源区34、栅介质层41、栅电极层42和上电极层50。
所述重掺杂第一导电类型衬底层20覆盖于下电极层10之上。
所述轻掺杂第一导电类型外延层30覆盖于重掺杂第一导电类型衬底层20之上。
所述第一导电类型第二外延层31覆盖于轻掺杂第一导电类型外延层30之上；
所述第二导电类型体区32覆盖于第一导电类型第二外延层31之上的部分表面；
所述重掺杂第二导电类型源区33和重掺杂第一导电类型源区34均覆盖于第二导电类型体区32之上的部分表面。
所述栅介质层41覆盖于第一导电类型第二外延层31之上的部分表面和第二导电类型体区32之上的部分表面。所述栅介质层41还覆盖于重掺杂第一导电类型源区34之上的部分表面。
所述栅电极层42覆盖于栅介质层41之上。
所述上电极层50覆盖于栅电极层42、重掺杂第二导电类型源区33之上，所述上电极层50还覆盖于重掺杂第一导电类型源区34之上的部分表面。
还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构。环形包围的中间区域为有源区。
所述第一导电类型第二外延层31由一个或多个重复的结构单元构成。所述第一导电类型第二外延层31位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
所述栅介质层41的材料包括二氧化硅材料或者氮氧化硅。所述栅电极层42的材料包括掺杂多晶硅。
实施例3：
选择第一导电类型为N型，第二导电类型为P型。
如图1所示，一种双外延超级势垒整流器，其特征在于：包括下电极层10、N+型衬底层20、N型外延层30、N型第二外延层31、P型体区32、栅介质层41、栅电极层42、肖特基接触区43和上电极层50。
所述双外延超级势垒整流器，还包括P型保护环及结终端区，所述P型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
所述N+型衬底层20覆盖在下电极层10之上。所述N+型衬底层20为掺杂浓度19次方以上的砷衬底。
所述N型外延层30覆盖在N+型衬底层20之上。所述N型外延层30为杂质浓度15到16次方的磷外延层。
所述N型第二外延层31覆盖在N型外延层30之上；
所述N型第二外延层31为杂质浓度16到17次方的磷外延层。
一个典型的N型外延层30条件可以选择4微米的厚度、15次方的磷杂质浓度，N型第二外延层31条件可以选择0.5微米的厚度、16次方的磷杂质浓度，由此制作出的器件可以达到45伏以上的击穿要求。
所述P型体区由一个或者多个重复的结构单元构成，并且所有重复单元均位于有源区内，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
所述P型体区采用剂量为13次方、能量80KeV的硼注入后快速退火的方式形成。
所述栅介质层41覆盖于N型第二外延层31之上的部分表面和P型体区32之上的部分表面；所述栅介质层41还覆盖于肖特基接触区43之上的部分表面。栅介质材料选择二氧化硅。
所述栅电极层42为掺杂多晶层，覆盖在栅介质层41之上。
所述肖特基接触区43覆盖于P型体区32之上的部分表面。所述肖特基接触区43选择钛硅合金材料或者铂硅合金材料。
所述肖特基接触区43延伸到栅介质层41之下的部分区域，即所述栅介质层41还覆盖在肖特基接触区43之上的部分表面；
所述上电极层50覆盖于栅电极层42和肖特基接触区43之上的部分表面。
所述双外延超级势垒整流器，击穿电压可以达到45伏的要求。本实施例能减小超级势垒整流器的JFET效应，从而优化正向导电能力和反向漏电水平之间的折衷关系，并且获得较小的反向恢复时间。
实施例4：
选择第一导电类型为N型，第二导电类型为P型。
如图2所示，一种双外延超级势垒整流器，其特征在于：包括下电极层10、N+型衬底层20、N型外延层30、N型第二外延层31、P型体区32、P+型源区33、N+型源区34、栅介质层41、栅电极层42和上电极层50。
所述双外延超级势垒整流器，还包括P型保护环及结终端区，所述P型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
所述N+型衬底层20覆盖在下电极层10之上。所述N+型衬底层20为掺杂浓度19次方以上的砷衬底。
所述N型外延层30覆盖在N+型衬底层20之上。所述N型外延层30为杂质浓度15到16次方的磷外延层。
所述N型第二外延层31覆盖在N型外延层30之上；
所述N型第二外延层31为杂质浓度16到17次方的磷外延层。
一个典型的N型外延层30条件可以选择4微米的厚度、15次方的磷杂质浓度，N型第二外延层31条件可以选择0.5微米的厚度、16次方的磷杂质浓度，由此制作出的器件可以达到45伏以上的击穿要求。
所述P型体区32由一个或者多个重复的结构单元构成，并且所有重复单元均位于有源区内，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
所述P型体区32采用剂量为13次方、能量80KeV的硼注入后快速退火的方式形成。
所述P+型源区33和N+型源区34位于P型体区32上的部分表面，并且P+型源区33和N+型源区34彼此相连。
所述栅介质层41覆盖于N型第二外延层31之上的部分表面和P型体区32之上的部分表面；所述栅介质层41还覆盖于重掺杂第一导电类型源区34之上的部分表面。栅介质材料选择二氧化硅。
所述栅电极层42为掺杂多晶层，覆盖在栅介质层41之上。
所述N+型源区34延伸到栅介质层41之下的部分区域，即所述栅介质层41还覆盖于N+型源区34之上的部分表面；
所述上电极层50覆盖于栅电极层42、重掺杂第二导电类型源区33之上，所述上电极层50还覆盖于重掺杂第一导电类型源区34之上的部分表面。
所述双外延超级势垒整流器，击穿电压可以达到45伏的要求。本实施例能减小超级势垒整流器的JFET效应，从而优化正向导电能力和反向漏电水平之间的折衷关系，并且获得较小的反向恢复时间。
Claims (5)
1.一种双外延超级势垒整流器，其特征在于：包括下电极层(10)、重掺杂第一导电类型衬底层(20)、轻掺杂第一导电类型外延层(30)、第一导电类型第二外延层(31)、第二导电类型体区(32)、栅介质层(41)、栅电极层(42)、肖特基接触区(43)和上电极层(50)；
所述重掺杂第一导电类型衬底层(20)覆盖于下电极层(10)之上；
所述轻掺杂第一导电类型外延层(30)覆盖于重掺杂第一导电类型衬底层(20)之上；
所述第一导电类型第二外延层(31)覆盖于轻掺杂第一导电类型外延层(30)之上；
所述第二导电类型体区(32)覆盖于轻掺杂第一导电类型第二外延层(31)上的部分表面；
所述肖特基接触区(43)覆盖于第二导电类型体区(32)之上的部分表面；
所述栅介质层(41)覆盖于第一导电类型第二外延层(31)之上、第二导电类型体区(32)之上的部分表面、肖特基接触区(43)之上的部分表面；
所述栅电极层(42)覆盖于栅介质层(41)之上；
所述上电极层(50)覆盖于栅电极层(42)和肖特基接触区(43)之上的部分表面。
2.一种双外延超级势垒整流器，其特征在于：包括下电极层(10)、重掺杂第一导电类型衬底层(20)、轻掺杂第一导电类型外延层(30)、第一导电类型第二外延层(31)、第二导电类型体区(32)、重掺杂第二导电类型源区(33)、重掺杂第一导电类型源区(34)、栅介质层(41)、栅电极层(42)和上电极层(50)；
所述重掺杂第一导电类型衬底层(20)覆盖于下电极层(10)之上；
所述轻掺杂第一导电类型外延层(30)覆盖于重掺杂第一导电类型衬底层(20)之上；
所述第一导电类型第二外延层(31)覆盖于轻掺杂第一导电类型外延层(30)之上；
所述第二导电类型体区(32)覆盖于第一导电类型第二外延层(31)之上的部分表面；
所述重掺杂第二导电类型源区(33)和重掺杂第一导电类型源区(34)均覆盖于第二导电类型体区(32)之上的部分表面；
所述栅介质层(41)覆盖于第一导电类型第二外延层(31)之上的部分表面、第二导电类型体区(32)之上的部分表面、重掺杂第一导电类型源区(34)之上的部分表面；
所述栅电极层(42)覆盖于栅介质层(41)之上；
所述上电极层(50)覆盖于栅电极层(42)、重掺杂第二导电类型源区(33)之上，所述上电极层(50)还覆盖于重掺杂第一导电类型源区(34)之上的部分表面。
3.根据权利要求1或2所述的一种双外延超级势垒整流器，其特征在于：还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
4.根据权利要求3所述的一种双外延超级势垒整流器，其特征在于：所述第二导电类型体区(32)由一个或多个重复的结构单元构成；所述第二导电类型体区(32)位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
5.根据权利要求1或2所述的一种双外延超级势垒整流器，其特征在于：所述栅介质层(41)的材料包括二氧化硅材料或者氮氧化硅；所述栅电极层(42)的材料包括掺杂多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721207222.6U CN207517702U (zh) | 2017-09-20 | 2017-09-20 | 一种双外延超级势垒整流器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721207222.6U CN207517702U (zh) | 2017-09-20 | 2017-09-20 | 一种双外延超级势垒整流器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207517702U true CN207517702U (zh) | 2018-06-19 |
Family
ID=62533665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201721207222.6U Active CN207517702U (zh) | 2017-09-20 | 2017-09-20 | 一种双外延超级势垒整流器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207517702U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107946375A (zh) * | 2017-09-20 | 2018-04-20 | 重庆中科渝芯电子有限公司 | 一种双外延超级势垒整流器 |
-
2017
- 2017-09-20 CN CN201721207222.6U patent/CN207517702U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107946375A (zh) * | 2017-09-20 | 2018-04-20 | 重庆中科渝芯电子有限公司 | 一种双外延超级势垒整流器 |
| CN107946375B (zh) * | 2017-09-20 | 2024-04-30 | 重庆中科渝芯电子有限公司 | 一种双外延超级势垒整流器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101385147B (zh) | 提高肖特基击穿电压(bv)而不影响集成的mosfet-肖特基器件布局 | |
| CN109192779B (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| US7795638B2 (en) | Semiconductor device with a U-shape drift region | |
| CN202205747U (zh) | 半导体器件 | |
| CN102130153B (zh) | 绝缘体上硅的n型横向绝缘栅双极晶体管及其制备方法 | |
| CN109755303B (zh) | 一种igbt功率器件 | |
| JPH04283968A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| CN114551601B (zh) | 高抗浪涌电流能力的集成栅控二极管的碳化硅mosfet | |
| CN104638024B (zh) | 一种基于soi的横向恒流二极管及其制造方法 | |
| CN105957865A (zh) | 一种集成沟槽肖特基的mosfet | |
| CN107946371B (zh) | 一种肖特基势垒接触的超势垒整流器及其制造方法 | |
| CN207517702U (zh) | 一种双外延超级势垒整流器 | |
| US11532758B2 (en) | Low leakage Schottky diode | |
| CN207743229U (zh) | 一种肖特基接触超级势垒整流器 | |
| CN207517703U (zh) | 一种欧姆接触和肖特基接触超级势垒整流器 | |
| CN206574720U (zh) | 一种肖特基势垒接触的超势垒整流器 | |
| CN206322701U (zh) | 一种带有外延调制区的半导体装置 | |
| CN107946375A (zh) | 一种双外延超级势垒整流器 | |
| CN206711898U (zh) | 一种带载流子寿命调节区的功率mosfet器件 | |
| CN213026140U (zh) | 一种沟槽mosfet结构 | |
| CN109119490A (zh) | 一种复合结构的槽栅二极管 | |
| CN107204336B (zh) | 一种高效整流器及其制造方法 | |
| CN206657810U (zh) | 一种肖特基势垒接触的沟槽型超势垒整流器 | |
| CN206179874U (zh) | 一种浅埋层高压肖特基整流器 | |
| CN207624707U (zh) | 金刚石肖特基二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |