CN218004905U - 电子器件和半导体结构 - Google Patents

Abstract

本公开的各实施例涉及电子器件和半导体结构。本说明书涉及包括相变存储器单元的器件，每个存储器单元包括与由相变材料制成的第二元件横向接触的第一电阻元件。本实用新型的实施例提供了对电子器件的改进，例如可以降低功率损失。

Description

电子器件和半导体结构

技术领域

本公开总体上涉及电子器件以及半导体结构，并且更具体地涉及包括相变存储器的器件。

背景技术

例如，在通常的相变存储器中，每个存储器单元包括与电阻元件接触的相变材料层。相变材料是可以在晶体相与非晶相之间切换的材料。这种切换是由电流传导通过的电阻元件的温度的增加引起的。材料的非晶相与其晶体相之间的电阻差用于定义至少两个存储器状态，任意为0和1。

存储器通常为阵列形式，包括字线和位线，即，行和列。包含二进制信息的存储器单元位于行和列的每个交叉处。

包含在相变存储器的单元中的数据例如通过测量存储器单元的位线与字线之间的电阻而被访问或读出。

相变存储器单元例如位于互连网络中。互连网络指定绝缘层的堆叠，在所谓的“后端”制造步骤期间形成具有通过位于其中的导电过孔耦合在一起的金属迹线。通常，互连网络的级(每级包括绝缘层中的导电迹线和绝缘层中的导电过孔)具有恒定的高度。

实用新型内容

鉴于上述问题，本实用新型旨在提供一种电子器件和一种半导体结构。

根据本公开的一个或多个方面，提供了一种电子器件，电子器件包括：相变存储器单元，相变存储器单元的每个存储器单元包括与相变材料的第二元件横向接触的导电材料的第一元件。

在一个或多个实施例中，第二元件具有间隔件的形状。

在一个或多个实施例中，第二元件在横截面中具有L形。

在一个或多个实施例中，电子器件包括：导电材料的第三元件，第三元件的上表面与第二元件的下表面接触；以及第一绝缘层，围绕第三元件，其中第二元件包括从第三元件的上表面延伸的竖直面，竖直面与第一元件横向接触。

在一个或多个实施例中，电子器件包括绝缘部分，绝缘部分将第一元件与第一绝缘层和第三元件分开。

在一个或多个实施例中，第一元件是平面层和水平层。

在一个或多个实施例中，第一元件包括与第二元件的侧壁接口的第一侧壁，并且第二元件的侧壁基本上是铅垂的。

在一个或多个实施例中，电子器件包括导电带，其中第一元件的与第一侧壁相对的第二侧壁与导电带接触。

在一个或多个实施例中，电子器件包括硫族元素材料或基于硫族元素的合金的第四元件以及与第四元件相邻的导电条，其中第一元件的与第一壁相对的第二侧壁与第四元件接触。

在一个或多个实施例中，电子器件包括第一金属化级和第二金属化级，其中存储器单元的每个存储器单元位于第一金属化级与第二金属化级之间。

在一个或多个实施例中，第二元件的相变材料是包括锗、碲和锑的基于硫族元素的合金，并且第一元件的导电材料是氮化钛或氮化硅钛中的一种或多种。

在一个或多个实施例中，第一元件在竖直方向上的厚度在2nm至 20nm的范围内，包括端值，第一元件在第一水平方向上的尺寸小于 70nm，第一元件在第二水平方向上的尺寸在10nm至50nm的范围内，包括端值，第二元件在竖直方向上的高度在30nm至80nm的范围内，包括端值，第二元件在第一水平方向上的尺寸小于70nm，并且第二元件在第二水平方向上的尺寸在10nm至40nm的范围内，包括端值。

根据本公开的一个或多个方面，提供了一种半导体结构，半导体结构包括：第一金属化层，包括第一导电结构和与第一导电结构相邻的第一介电层；第二金属化层，包括第二导电结构和与第二导电结构相邻的第二介电层；相变材料的相变元件，在第一方向上在第一金属化层与第二金属化层之间，相变元件电耦合到第一导电结构，相变元件在第一方向上通过绝缘区与第二金属化层间隔开；以及电阻元件，在横穿第一方向的第二方向上通过电阻元件的第一边缘表面与相变元件接触，电阻元件在第一方向上与第一金属化层和第二金属化层两者间隔开。

在一个或多个实施例中，半导体结构包括在第一方向上在相变元件与第一导电结构之间的导电焊盘结构。

在一个或多个实施例中，半导体结构包括硫族元素材料或硫族元素材料的合金的开关元件，开关元件与电阻元件的与第一边缘表面相对的第二边缘表面接触。

通过使用根据本公开的实施例，可以至少解决前述问题的至少一部分，并实现相应的效果，例如可以降低电子器件的功率损失。

附图说明

将在以下在对通过说明而非限制的特定实施例的描述中详细描述前述特征和优点以及其它特征和优点，在附图中：

图1A示出了相变存储器单元的实施例的截面图；

图1B示出了相变存储器单元的实施例的截面图；

图2示出了包括多个单元(诸如图1A和图1B的单元)的器件的截面图；

图3A示出了制造图2的实施例的方法的步骤的结果；

图3B示出了制造图2的实施例的方法的另一步骤的结果；

图3C示出了制造图2的实施例的方法的另一步骤的结果；

图3D示出了制造图2的实施例的方法的另一步骤的结果；

图3E示出了制造图2的实施例的方法的另一步骤的结果；

图3F示出了制造图2的实施例的方法的另一步骤的结果；

图4示出了图1A、图1B和图2的实施例的变体；

图5示出了图1A、图1B和图2的实施例的变体；以及

图6示出了相变存储器单元的另一个实施例。

具体实施方式

实施例克服了已知相变存储器的所有或部分缺点。

实施例提供了一种包括相变存储器单元的器件，每个存储器单元包括与由相变材料制成的第二元件横向接触的第一电阻元件。

实施例提供了一种制造包括相变存储器单元的器件的方法，该方法包括：对于每个单元，形成与由相变材料制成的第二元件横向接触的第一电阻元件。

根据实施例，第二元件具有间隔件的形状。

根据实施例，第二元件具有L形。

根据实施例，第二元件包括与第三导电元件接触的下表面，第三元件被第一绝缘层包围。

根据实施例，第一元件通过绝缘部分与第一绝缘层和第三导电元件分离。

根据实施例，第一元件是平面层和水平层。

根据实施例，第一元件的第一侧壁与第二元件的基本竖直的部分接触。

根据实施例，第一元件的与第一壁相对的第二侧壁与导电带接触。

根据实施例，第一元件的与第一壁相对的第二侧壁与第四选择元件接触，第四元件被导电带覆盖。

根据实施例，器件包括互连网络，并且每个存储器单元位于互连网络的两个级之间。

根据实施例，在基于锗、碲和锑的合金的一些实施例中，第二元件由基于硫族元素的合金制成，并且在氮化钛或钛氮化硅的一些实施例中，第一元件由金属制成。

根据实施例，第一元件的厚度在2nm至20nm的范围内，第一元件在第一水平方向上的尺寸小于70nm，第一元件在第二水平方向上的尺寸在从10nm至50nm的范围内，第二元件的高度在30nm至80nm 的范围内，第二元件在第一水平方向上的尺寸小于70nm，并且第二元件在第二水平方向上的尺寸在从10nm至40nm的范围内。

根据实施例，方法包括：形成层的堆叠，堆叠以这种顺序包括第二绝缘层、由第一元件的材料制成的第三层、以及第四绝缘层；形成跨越堆叠并暴露第三层的第一侧壁的第一腔；以及在第一壁上形成第二元件。

根据实施例，该方法包括形成暴露第一元件的第二侧表面的第二腔。

根据实施例，该方法包括在第一元件的第二侧表面上形成条。

根据实施例，该方法包括在第一元件的第二侧表面上形成第四选择元件。

在各个附图中，相同的特征由相同的附图标记表示。特别地，在各种实施例中共同的结构和/或功能特征可以具有相同的参考并且可以设置相同的结构、尺寸和材料特性。

为了清楚起见，仅对理解本文描述的实施例有用的步骤和元件进行了详细的说明和描述。

除非另有说明，否则当提及两个元件连接在一起时，这表示没有除了导体之外的任何中间元件的直接连接，并且当提及两个元件耦合在一起时，这表示这两个元件可以被连接或者它们可以经由一个或多个其他元件被耦合。

在以下公开中，除非另有说明，否则当参考绝对位置限定符时，例如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等，或相对位置限定符，例如术语“上方”、“下方”、“上部”、“下部”等，或定向的限定符，例如“水平”、“竖直”等，参考附图中所示的定向。

除非另有说明，否则表述“约”、“大约”、“基本上”和“近似”的顺序表示在10％内，并且在一些实施例中在5％内。

图1A示出了相变存储器单元10的一个实施例的截面图。图1B 示出了相变存储器单元10的截面图。更具体地，图1A示出了沿着图 1B的平面A-A的包括单元10的器件的一部分的截面图，并且图1B 示出了沿着图1A的平面B-B的包括单元10的器件的一部分的截面图。

单元10位于器件的后段制程级(例如，互连网络)中。互连网络可以是一起工作以创建集成电路的多个导电和介电层。单元10在这里位于金属轨道级或金属化级MX与互连网络的金属轨道级或金属化级MX+1之间。图1A和1B示出位于存储器单元10下方的互连级MX的绝缘层12和位于存储器单元10上方的互连级MX+1的绝缘层14。

导电轨道16位于金属化层MX中的绝缘层12中。轨道16穿过层12，即，全部沿着层12的高度延伸。例如，轨道16沿着诸如图 1A和图1B中所示的多个存储器单元延伸。例如，轨道16在方向X 上，在x轴上延伸，例如，对应于字线的方向。因此，在一些实施例中，轨道16耦合到字线的单元。

导电轨18位于金属化层MX+1中的绝缘层14中。轨道18穿过层14，即，全部沿着层14的高度延伸。轨道18例如沿着诸如图1A 和图1B中所示的多个存储器单元延伸。例如，轨道18沿着方向Y，在y轴上延伸，例如，对应于位线的方向。因此，在一些实施例中，轨道18耦合到位线的单元。在一些实施例中，轨道18在与轨道16 延伸所沿的方向正交的方向上延伸。

在一些实施例中，绝缘层12和14的材料具有非常低的介电常数，即所谓的“超低K”材料。

导电轨道16和18由导电材料(例如，金属)制成。在一些实施例中，导电迹线由铜或钨制成。

在一些实施例中，由氮化硅制成的绝缘层20位于绝缘层12上和导电轨道16上。绝缘层20覆盖绝缘层12并且与绝缘层12接触，除了在每个存储器单元的级处完全穿过层的腔。每个腔填充有导电材料以形成导电元件22，例如，焊盘22。每个焊盘22与导电轨道16接触，在一些实施例中，导电轨道16是单个轨道16。图1A和1B示出了单个单元10并且示出了单个焊盘22。每个存储器单元包括焊盘22，在一些实施例中包括单个焊盘22。在一些实施例中，焊盘22由导电材料(例如，金属，在一些实施例中为钨)制成。

在一些实施例中，层12、14和20是平面层和平行层。换句话说，层12、14和20中的每个层包括下表面和上表面、平面的和水平的，并且基本上彼此平行。此外，不同层12、14和20的上表面和下表面在一些实施例中彼此平行。轨道16和18以及焊盘22在竖直方向Z 或z轴上彻底地穿过相应的层12、14和20。在一些实施例中，轨道 16和18以及焊盘22各自具有上表面和下表面，平面的和水平的，基本上彼此平行。轨道16和18以及焊盘22的下表面和上表面分别与层12、14和20的下表面和上表面共面。

作为变体，焊盘22可以由在轨道16上延伸的导电轨道代替，该导电轨道由焊盘22的材料制成。

单元10包括由相变材料制成的元件24。元件24例如由基于硫族元素的合金制成，例如由基于锗、碲和锑(GST)的合金制成。元件 24搁置在所示单元10的焊盘22上并且与所示单元10的焊盘22接触。

元件24具有间隔件形状。更具体地，元件24包括与焊盘22接触的下表面或水平表面。元件24的下表面基本上是平面的。元件24 的下表面是水平的，即，其在焊盘22的上表面的平面中延伸，换句话说，元件24的下表面在由方向X和Y形成的平面中。在方向X上，即，字线延伸的方向，元件24在一些实施例中在焊盘22的尺寸的一部分上延伸。因此，元件24的下表面在方向X上的尺寸在一些实施例中基本上等于焊盘22的尺寸，在一些实施例中基本上等于焊盘22 的上表面的尺寸。在方向Y上，即，位线延伸的方向，元件24在一些实施例中在焊盘22的尺寸的一部分上方延伸。因此，元件24的下表面在方向Y上的尺寸在一些实施例中小于焊盘22的上表面的尺寸。例如，元件24的下表面基本上具有平行四边形的形状。

元件24包括竖直表面，例如在z轴上基本上铅垂的表面。竖直表面从焊盘22的上表面沿方向Z或沿z轴(与方向X和Y正交)延伸。例如，竖直表面在与下表面的平面基本正交的平面中延伸。在一些实施例中，竖直表面在图1B的平面中延伸，即，由方向X和Z形成的x-z平面。例如，元件24的竖直表面基本上具有平行四边形形状。

元件24包括侧表面。侧表面在方向Z上从焊盘22的上表面延伸。例如，侧表面在与下表面的平面基本正交的平面中延伸。一些实施例中的侧表面在图1A的平面中延伸。在一些实施例中，元件24的侧表面各自与焊盘22的侧表面共面。

元件24包括另一表面，在一些实施例中该另一表面与所有其他表面接触。在一些实施例中，所述另一表面是弯曲的。

作为变体，如果导电轨道16由不使元件24的材料降级的材料制成，例如钨，则元件24可以直接位于轨道16上。然后，元件24直接位于轨道16上，然后层20和焊盘22不存在。

在轨道16由铜或能够在器件制造期间使相变材料降级的另一种材料制成的情况下，焊盘22是有用的。然后确保元件24不与导电轨道16接触是有利的。

电池10还包括电阻元件26。元件26在图1B中由虚线示出。在一些实施例中，电阻元件26由导电材料(例如，金属)或氮化钛或氮化钛硅制成。电阻元件26是水平延伸的层。在一些实施例中，电阻元件26在基本上平行于层20的上表面的平面中延伸。在一些实施例中，电阻元件26包括上表面和下表面，上表面和下表面基本上彼此平行，并且在一些实施例中基本上平行于层20的上表面。例如，元件26基本上具有长方体形状。

电阻元件26从元件24延伸，在一些实施例中从元件24的竖直表面延伸。电阻元件26因此与元件24接触。在一些实施例中，元件 26的侧表面与元件24的竖直表面接触。因此，元件26与元件24横向接触。元件26例如完全位于距离层20的上表面与元件24相同的距离处。元件26是平面的水平层。电阻元件26在方向X上在元件 24的尺寸上方延伸，如图1B所示。在一些实施例中，元件26的侧表面与元件24的侧表面共面。因此，元件26不位于元件24下方或上方。元件24不通过元件26与轨道18和16分离。元件24的一部分位于元件26的级之上，并且一部分位于元件26的级之下。元件24 在图1B的横截面平面中的水平尺寸(即，方向X上的尺寸)例如小于70nm，例如，在20nm至70nm的范围内，在一些实施例中基本上等于50nm。元件26在图1B的横截面平面中的水平尺寸(即，方向 X上的尺寸)例如小于70nm，例如，在20nm至70nm的范围内，在一些实施例中基本上等于50nm。

元件24的下表面的水平尺寸，即元件24与轨道16之间的接口的尺寸，在图1A的横截面平面中，即在方向Y上，例如在10nm至 40nm的范围内。元件26在图1A的横截面平面中的水平尺寸(即，方向Y上的尺寸)例如在10nm至50nm的范围内。

元件26的厚度，即，其上表面与其下表面之间在z轴上的距离小于元件24的高度，即，元件24的竖直表面在与元件26的厚度相同的方向(即，方向Z)上的尺寸。在一些实施例中，元件26的厚度比元件24的高度小三倍到五倍之间。元件24的高度，即，其在方向Z上的尺寸，例如在30nm至80nm的范围内，包括端值。元件26 的厚度，即，其在方向Z上的尺寸，例如在2nm至20nm的范围内，包括端值。

元件26搁置在由例如氮化硅的绝缘材料制成的区域或部分28 上。元件26通过由绝缘材料制成的区域28与层20和焊盘22分离。元件26因此不与层20、焊盘22、层12或轨道16接触。

元件26与焊盘22之间的电阻的值取决于区域28的高度，具有取决其的元件26与元件24的下表面之间的距离。因此，因此根据所需的电阻选择部分28的高度。

元件26和24被例如由氮化硅制成的绝缘层30覆盖。层30进一步覆盖衬焊盘22和层20的一部分。元件26的横向表面留下被层30 暴露。换句话说，层30不覆盖元件26的侧表面中的一个。更具体地，在一些实施例中，层30不覆盖元件26的、与元件24接触的表面相对的侧表面。

对于每个位线，该器件包括导电带32。带32例如由导电材料制成，例如，金属，一些实施例中，由氮化钛、钨或铜制成，并且带32 不与元件24接触。带32包括沿着层30延伸到达元件26的部分32a，更具体地，到达元件26的暴露的侧表面。带32因此与元件26接触。元件26因此由一端连接到元件24，并且由另一端连接到带32。在一些实施例中，带32的该部分32a一直延伸到层20的上表面。元件26 的尺寸使得带32不与焊盘22接触，或者在没有层20和焊盘22的情况下不与轨道16接触。

在一些实施例中，带32的另一部分在绝缘层30上延伸以到达另一个存储器单元，未在图1A和图1B中示出。

每个位线被绝缘层34包围，例如由氮化硅制成。层34围绕组件，该组件包括带32、绝缘层30、部分28和元件24和26。在一些实施例中，层34特别覆盖带32的上表面和侧壁的上表面，在一些实施例中，绝缘层30的带32、部分28和元件24和26的共面。

绝缘层36覆盖层34和层20。在一些实施例中，绝缘层36由具有非常低的介电常数(“超低K”)的材料制成。层36对应于其中形成将位于层12中的导电迹线MX耦合到位于层14中的迹线MX+1 的导电过孔的层。层36分离不同的位线。

导电过孔38例如交叉或延伸穿过层36和层34以将轨道MX+1 耦合到导电条32。

可以选择形成电阻元件、相变材料和电极(即，带32)的竖直堆叠。因此，可以选择在电阻元件上形成由相变材料制成的层，并且在相变材料的层上形成电极。然而，每个单元将具有比关于图1A和图 1B描述的实施例中更大的厚度，典型地，厚度大于具有当前技术的150nm。因此，在不本地或通常修改网络级的厚度的情况下，将不可能定位标准互连网络中的存储器单元。此类修改将导致级之间的链路的电阻和电容变化，这将导致由互连网络耦合的组件(例如，晶体管) 的行为的修改。

图2示出了包括多个单元(诸如图1A和图1B的单元)的器件的截面图。图2是沿着图1A的平面的截面图。将不再描述与图1A和 1B的元件相同的元件。图2示出了相同位线的三个存储器单元。

这些单元类似于先前关于图1A和图1B所描述的单元而形成。

所述单元是交替的。换句话说，每个存储器单元对应于沿着与图 2的平面正交的水平平面的相邻单元的平面对称性。

两个相邻单元的元件26彼此面对。类似地，两个相邻单元的元件24彼此面对。

朝向层20延伸的带32的每个部分32a与两个相邻单元的元件26 接触。因此，朝向层20延伸的带32的每个部分32a允许两个存储器单元的接触。因此，存在基本上两倍于单元10的部分32a。

由带32分离的两个相邻单元的元件26不被单元的元件24分离。类似地，仅由层30分离的两个相邻单元的元件24不被单元的元件26 分离。

图3A至图3F示出了一些实施例中的制造图1A、图1B和图2 的实施例的方法的实现模式的连续的步骤的结果。图3A至图3F是沿着图1A的平面的截面图。

图3A示出了制造图2的实施例的方法的步骤的结果。

该步骤包括形成包括轨道MX的互连级的步骤。更具体地，该步骤包括绝缘层12的形成。在一些实施例中，层12由所谓的“超低K”材料制成，即，具有低介电常数的材料。腔跨越层12形成在导电轨道16的位置处。然后用轨道16的材料(例如，金属，在一些实施例中为铜或钨)填充腔，以形成所述轨道16。腔被填充，使得轨道16 的材料不位于腔的外部。

然后在层12和轨道16上形成绝缘层20。在一些实施例中，该层由氮化硅制成。在焊盘22的位置处形成腔跨越层20。然后，腔至少部分地位于轨道16上。然后用焊盘22的材料(例如钨)填充腔，以形成所述焊盘22。腔被填充，使得焊盘22的材料不位于腔外部。

作为变体，如先前所指定的，根据轨道的材料，可以不形成层20 和焊盘22。下面描述的步骤因此直接在层12和轨道16上进行。

图3B示出了制造图2的实施例的方法的另一步骤的结果。

在该步骤期间，在层20和焊盘22上形成层堆叠40。堆叠40以这种顺序从层20包括：

绝缘层42；

导电层44；以及

绝缘层46。

绝缘层42由部分28(图1A)的材料制成，例如氮化硅。层44 由电阻元件26的材料制成，例如氮化钛或钛氮化硅。在一些实施例中，层46由与层42相同的材料制成，例如氮化硅。

堆叠40的高度基本上等于元件24的竖直表面的期望高度(图 1A)。如关于图1A和图1B所描述的，对应于部分28的高度的层 42的高度取决于元件26与焊盘22之间的电阻的期望值。

图3C示出了制造图2的实施例的方法的另一步骤的结果。

在该步骤期间，执行蚀刻以形成腔48。腔48与堆叠40交叉。因此，腔48的底部由层20和焊盘22形成。

每个腔48沿着字线的方向延伸。因此，每个腔48沿着两个相邻的字线延伸。此外，每个腔48在两个相邻的字线之间延伸。因此，每个腔48包括：从焊盘22延伸以及从所述两个相邻字线中的一个字线的层20延伸的壁，以及焊盘22延伸以及从所述两个相邻字线中的另一个字线的层20延伸的另一个壁。因此，腔48中的一个腔的壁的一部分从每个焊盘22延伸。

在一些实施例中，堆叠40仅部分地从焊盘22去除。因此，在一些实施例中，堆叠40仍然部分地在焊盘22上延伸。

腔48的壁由堆叠的层的侧壁(即，层42、44和46的侧壁)形成。因此，在腔48中的一个腔的每个壁的水平处，层44被暴露。因此，可以经由每个腔48与层44形成电连接。

图3D示出了制造图2的实施例的方法的另一步骤的结果。

在该步骤期间，间隔件50形成在腔48的壁上。更具体地，该步骤包括由间隔件50的材料制成的层(未示出)的共形形成。所述层 (未示出)特别地覆盖腔48的壁和底部以及层46的上表面。然后，该步骤包括层(未示出)的各向异性蚀刻的步骤，以去除层(未示出) 的位于层46的上表面上和腔的底部中间的部分。因此，位于腔48的壁上和腔48的壁的脚部处的部分不被移除并形成间隔件50。

间隔件50全部沿着腔48的壁的高度并且在焊盘22的一部分和层20的位于壁的脚处的一部分上延伸。因此，每个间隔件与字线的焊盘22接触，该字线具有在其上延伸并且与在该壁的级处暴露的层 44接触的壁。

间隔件50的宽度(即，图3C中的腔48的底部的方向上的间隔件的尺寸)取决于堆叠40的高度。因此，选择层46的厚度以获得期望的间隔件宽度。

由绝缘材料制成的层52形成在结构上，即在层46的上表面上、在间隔件50上、在焊盘22上以及在层20上。层52由层30的材料制成，例如氮化硅。

然后，该步骤包括化学机械平坦化(CMP)的步骤，以获得层52 的基本上平坦的上表面。诸如沉积的层52的厚度足以在抛光后，层 52仍然覆盖层46、间隔件50、焊盘22和层20。

图3E示出了制造图2的实施例的方法的另一步骤的结果。

该步骤包括腔54的形成。腔54跨越层52和堆叠40。腔54到达层20。腔54的底部由层20形成。腔54的底部不包括焊盘22。

腔54的壁由绝缘层42、46和52的壁以及导电层44的壁形成。因此，腔54的蚀刻暴露了腔54中的层44的部分。腔54的底部和壁不包括与层44的暴露部分不同的其它导体。

腔54沿着字线延伸。因此，在一些实施例中，腔54全部沿着字线的长度延伸，并且因此全部沿着堆叠40的长度延伸。

图3F示出了制造图2的实施例的方法的另一步骤的结果。

在该步骤期间，在整个结构上形成金属层56。层56填充腔54和覆盖层52。层56的材料是带32的材料(图1A和图1B)。因此，层56例如由氮化钛、钨或铜制成。

在一些实施例中，层56在一些实施例中通过CMP被蚀刻，使得层56的上表面是平面的。因此，在CMP之后，诸如沉积的层56的厚度对于层56而言足够大，以覆盖层52并完全填充腔54。

图1A、图1B和图2的制造存储器单元的方法还包括未示出的步骤。特别地，该方法包括单元的个性化。换句话说，该方法包括蚀刻腔(未示出)，穿过导电层56、绝缘层52、间隔件50和堆叠40。腔 (未示出)在位线方向上延伸，即，在与图3A到3F的横截面平面平行的平面中。因此，腔(未示出)在相同的字线中分离相邻的存储器单元。因此，蚀刻将层56分成在每个单元处不同的带32，将层42 分成在每个单元处不同的部分28，将层44分成在每个单元处不同的元件26，并且将间隔件50分成在每个单元处不同的元件24。

制造方法还包括形成覆盖字线的绝缘层34(图1A和1B)。特别地，层34覆盖在单元个性化期间形成的腔(未示出)的壁，并且覆盖带32的上表面。

该方法然后可以包括形成绝缘层36，例如对应于包括轨道MX的绝缘层分离层12，以及包括轨道MX+1的层14。因此，层36例如被连接轨道MX和轨道MX+1的导电过孔交叉。然后，在层36上形成包括轨道MX+1的互连网络的级。

关于图3A到3F描述的实施例的优点在于，电阻元件26的形成包括形成基本上平面的层，而不是位于腔的壁上的层(如现有技术中的情况，使得能够更好地控制层厚度。因此，可以形成具有比在竖直电阻元件的情况下更小的厚度的层。此外，相比于竖直层，更容易准确地蚀刻平面和水平层。

图4示出了图1A、图1B和图2的实施例的变体。

附图4的实施例不同于附图1A、1B和2的实施例，因为层30 的上表面不是平面的。更具体地，层30包括两个相邻元件24之间的腔。换句话说，层30的上表面与层20的平坦上表面之间的距离可以在元件26的级处的所述距离处的元件24之间较小。这些腔填充有带 32。

图4的实施例通过实施关于图3A到3F描述的方法而获得，除了有利地，对于关于图3D描述的化学机械步骤。

尽管层30的上表面不是平面的，但是带32不与元件24和焊盘 22接触。换句话说，尽管腔存在，但是元件24和焊盘22通过层30 与带32分离。

图5示出了图1A、图1B和图2的实施例的变体。

附图5的实施例不同于附图1A、1B和2的实施例，因为元件24 用由相变材料制成的元件24’代替，元件24’在一些实施例中由与元件 24相同的材料制成。与元件24相反，元件24’不具有间隔件的形状，但具有L形。换句话说，元件24’包括在焊盘22上延伸的水平部分以及从焊盘22的上表面延伸到层30的上表面的竖直部分。

除了关于图3D描述的步骤之外，制造图5的实施例的方法与关于图3A至3F描述的方法相同。在制造图5的实施例的方法中，形成元件24的步骤用形成元件24’的步骤替换。在一些实施例中，形成元件24’的步骤包括沉积由元件24’的材料制成的保形层。所述层覆盖，特别是腔48的底部和壁以及层46的上表面。所述层例如具有基本上等于元件24’的竖直和水平部分的厚度(即，在图5的平面中的最小尺寸)的厚度。然后蚀刻所述层以去除所述层的位于层46的上表面上的部分和位于腔的底部的中心处的部分。换句话说，然后蚀刻所述层以仅保持沿着腔48的壁延伸的部分以及位于腔48的壁的脚处的位于焊盘22上的部分。

图5的实施例的优点在于，它使得能够更好地控制元件24’的厚度，从而更好地确定元件24’的电阻。

图6示出了相变存储器单元的另一个实施例。

图6的实施例与图1A、1B和2的实施例的不同之处在于，其包括选择元件60。

在一些实施例中，元件60具有间隔件形状。元件60在部分28 的侧壁上、元件26的侧壁上以及层30的侧壁上竖直延伸。在一些实施例中，元件60一直延伸到层30的上表面。元件60在部分28的侧壁的足部处水平地在层20上延伸。

元件60形成用于选择每个单元的元件。换句话说，在写入单元或从单元读取期间，选择元件60使电流能够流过该单元的元件26。因此，选择元件使得能够限制流过其他存储器单元(未选择)的电流，并且可能干扰从单元读取或者写入单元。

在一些实施例中，选择元件60是双向阈值切换类型(OTS)。元件60例如由硫族元素材料或硫族元素材料的合金制成。例如，该元件由锗、硒、锑或一种或多种这些化学元素的合金制成。在一些实施例中，元件60由对阈值开关或选择元件的操作参数进行优化的硫族元素材料的合金制成，该选择元件例如为合金，包括：

砷，原子百分比在9％至39％的范围内，

锗，原子百分比在10％至40％的范围内，

硅，原子百分比在5％至18％的范围内，

氮，原子百分比在0％至10％的范围内，以及

硫、硒和碲的合金。

在一些实施例中，硫、硒和碲的合金中硫的原子百分比与硒的原子百分比的比率在0.25至4的范围内，包括0.25和4，并且硫原子百分比与硫、硒和碲的合金中碲的原子百分比的比率在0.11至1的范围内，包括0.11至1。作为变体，选择元件可以由另一材料制成，从而引起整流效应，例如，以形成肖特基二极管。

制造图6的实施例的方法与关于图3A至3F描述的方法不同在于，其包括在图3E和图3F的步骤之间形成元件60的附加步骤。

在该附加步骤期间，在腔54的壁上形成间隔件。更具体地，该步骤包括由间隔件60的材料制成的层(未示出)的共形形成。所述层(未示出)特别地覆盖腔54的壁和底部以及层52的上表面。然后，该步骤包括层(未示出)的各向异性蚀刻的步骤，以去除层(未示出) 的位于层52的上表面上的和腔54的底部中间的部分。因此，位于腔 54的壁上的和腔54的壁的脚部处的部分不被移除并形成间隔件。

间隔件沿着腔54的壁的整个高度并且在层20的位于壁的脚部处的一部分上方延伸。

间隔件的宽度(即，间隔件在腔54的底部的方向上的尺寸)取决于腔54的高度。因此，选择层52的厚度(特别是在堆叠40上方) 以在腔的每一侧上获得不彼此接触的间隔件。

所描述的实施例的优点在于元件24被限制，即，元件24在其传导电流时由其本身直接加热，而不是由将加热并将传递热量的电阻元件间接加热。因此，功率损失并且从而功率耗散因此被降低。

作为变体，类似于可以用L形元件24’替换的元件24，选择元件 60可以用L形元件代替。对制造方法进行的修改类似于关于图5所描述的修改。

已经描述了各种实施例和变体。本领域技术人员将理解，可以组合这些各种实施例和变体的某些特征，并且本领域技术人员将想到其他变体。

最后，基于本文给出的功能指示，所描述的实施例和变体的实际实施方式在本领域技术人员的能力范围内。

器件可以被概括为包括相变存储器单元，每个存储器单元(10) 包括与由相变材料制成的第二元件(24)横向接触的第一电阻元件 (26)。

第二元件(24)可以具有间隔件的形状。

第二元件(24)可以具有L形。

第二元件(24)可以包括与第三导电元件(22)接触的下表面，第三元件被第一绝缘层(20)围绕。

第一元件(26)可以通过绝缘部分(28)与第一绝缘层(20)和第三导电元件(22)分离。

第一元件(26)可以是平面层和水平层。

第一元件(26)的第一侧壁可以与第二元件(24)的基本上竖直的壁接触。

第一元件(26)的与第一壁相对的第二侧壁可以与导电带(32) 接触。

第一元件(26)的与第一壁相对的第二侧壁可以与第四选择元件 (60)接触，第四元件(60)被导电带(32)覆盖。

所述器件可以包含互连网络，并且每个存储器单元(10)位于所述互连网络的两个级之间。

在一些实施例中，第二元件(24)可以由基于硫族元素的合金制成，在一些实施例中，基于锗、碲和锑的合金，并且第一元件(26) 可以由金属制成，在一些实施例中由氮化钛或氮化硅钛制成。

第一元件(26)的厚度可以在从2nm到20nm的范围内，第一元件在第一水平方向(X)上的尺寸可以小于70nm，第一元件(26)在第二水平方向(Y)上的尺寸可以在从10nm到50nm的范围内，第二元件的高度可以在从30nm到80nm的范围内，第二元件(24)在第一水平方向(X)上的尺寸可以小于70nm，并且第二元件(24)在第二水平方向(Y)上的尺寸可以在从10nm到40nm的范围内。

制造包括相变存储器单元(10)的器件的方法，该方法可以概括为包括针对每个单元形成与由相变材料制成的第二元件(24)横向接触的第一电阻元件(26)。

方法可以包括形成层堆叠(40)，堆叠(40)以这种顺序包括第二绝缘层(42)、由第一元件(26)的材料制成的第三层(44)y以及第四绝缘层(46)；形成穿过堆叠(40)并暴露第三层(44)的第一侧壁的第一腔(48)；以及在第一壁上形成第二元件(24)。

方法可以包括形成暴露第一元件(26)的第二侧表面的第二腔 (54)。

方法可以包括在第一元件(26)的第二侧表面上形成带(32)。

该方法包括在第一元件(26)的第二侧表面上形成第四选择元件 (60)。

上述各种实施例可以被组合以提供进一步的实施例。如果必要，可以修改实施例的方面，以采用各种实施例的概念来提供另外的实施例。

根据以上详细描述，可以对实施例进行这些和其他改变。通常，在所附权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求书中所公开的特定实施例，而是应当被解释为包括所有可能的实施例以及这些权利要求所赋予的等同物的全部范围。因此，权利要求不限于本公开。

Claims (14)

1.一种电子器件，其特征在于，包括：

相变存储器单元，所述相变存储器单元的每个存储器单元包括与相变材料的第二元件横向接触的导电材料的第一元件。

2.根据权利要求1所述的电子器件，其特征在于，所述第二元件具有间隔件的形状。

3.根据权利要求1所述的电子器件，其特征在于，所述第二元件在横截面中具有L形。

4.根据权利要求1所述的电子器件，其特征在于，包括：

导电材料的第三元件，所述第三元件的上表面与所述第二元件的下表面接触；以及

第一绝缘层，围绕所述第三元件，

其中所述第二元件包括从所述第三元件的所述上表面延伸的竖直面，所述竖直面与所述第一元件横向接触。

5.根据权利要求4所述的电子器件，其特征在于，包括绝缘部分，所述绝缘部分将所述第一元件与所述第一绝缘层和所述第三元件分开。

6.根据权利要求1所述的电子器件，其特征在于，所述第一元件是平面层和水平层。

7.根据权利要求1所述的电子器件，其特征在于，所述第一元件包括与所述第二元件的侧壁接口的第一侧壁，并且所述第二元件的所述侧壁基本上是铅垂的。

8.根据权利要求7所述的电子器件，其特征在于，包括导电带，其中所述第一元件的与所述第一侧壁相对的第二侧壁与所述导电带接触。

9.根据权利要求7所述的电子器件，其特征在于，包括硫族元素材料或基于硫族元素的合金的第四元件以及与所述第四元件相邻的导电条，其中所述第一元件的与所述第一壁相对的第二侧壁与所述第四元件接触。

10.根据权利要求1所述的电子器件，其特征在于，包括第一金属化级和第二金属化级，其中所述存储器单元的每个存储器单元位于所述第一金属化级与所述第二金属化级之间。

11.根据权利要求1所述的电子器件，其特征在于，所述第一元件在竖直方向上的厚度在2nm至20nm的范围内，包括端值，所述第一元件在第一水平方向上的尺寸小于70nm，所述第一元件在第二水平方向上的尺寸在10nm至50nm的范围内，包括端值，所述第二元件在所述竖直方向上的高度在30nm至80nm的范围内，包括端值，所述第二元件在所述第一水平方向上的尺寸小于70nm，并且所述第二元件在所述第二水平方向上的尺寸在10nm至40nm的范围内，包括端值。

12.一种半导体结构，其特征在于，包括：

第一金属化层，包括第一导电结构和与所述第一导电结构相邻的第一介电层；

第二金属化层，包括第二导电结构和与所述第二导电结构相邻的第二介电层；

相变材料的相变元件，在第一方向上在所述第一金属化层与所述第二金属化层之间，所述相变元件电耦合到所述第一导电结构，所述相变元件在所述第一方向上通过绝缘区与所述第二金属化层间隔开；以及

电阻元件，在横穿所述第一方向的第二方向上通过所述电阻元件的第一边缘表面与所述相变元件接触，所述电阻元件在所述第一方向上与所述第一金属化层和所述第二金属化层两者间隔开。

13.根据权利要求12所述的半导体结构，其特征在于，包括在所述第一方向上在所述相变元件与所述第一导电结构之间的导电焊盘结构。

14.根据权利要求13所述的半导体结构，其特征在于，包括硫族元素材料或所述硫族元素材料的合金的开关元件，所述开关元件与所述电阻元件的与所述第一边缘表面相对的第二边缘表面接触。

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