CN217822784U - 芯片封装结构及功率芯片 - Google Patents

芯片封装结构及功率芯片 Download PDF

Info

Publication number
CN217822784U
CN217822784U CN202221782069.0U CN202221782069U CN217822784U CN 217822784 U CN217822784 U CN 217822784U CN 202221782069 U CN202221782069 U CN 202221782069U CN 217822784 U CN217822784 U CN 217822784U
Authority
CN
China
Prior art keywords
conductive pad
pad
conductive
chip
structure according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202221782069.0U
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Taigao Technology Co ltd
Original Assignee
Shenzhen Taigao Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Taigao Technology Co ltd filed Critical Shenzhen Taigao Technology Co ltd
Priority to CN202221782069.0U priority Critical patent/CN217822784U/zh
Application granted granted Critical
Publication of CN217822784U publication Critical patent/CN217822784U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本实用新型公开了一种芯片封装结构及功率芯片，该芯片封装结构包括引线框架及晶元，所述引线框架具有第一导电焊盘和第二导电焊盘，所述第二导电焊盘围绕第一导电焊盘的四周布设；所述晶元设在所述第一导电焊盘上，并与所述第二导电焊盘键合连接；其中，所述第一导电焊盘和所述第二导电焊盘被构造成预定的封装尺寸，并通过胶体注塑封装。本实用新型的制造工艺更简单，提升了其散热面积，在大功率的电源可以更好地减小体积并提供散热。

Description

芯片封装结构及功率芯片
技术领域
本实用新型涉及芯片封装技术领域，具体涉及芯片封装结构及功率芯片。
背景技术
随着半导体技术的飞速发展，半导体芯片种类、材料、设计理念及制造工艺等不断推陈出新，而为满足这些芯片在电连接、散热、可靠性等方面的各种新需求，半导体封装材料、结构及技术等也在日新月异地大幅前进，各种新型封装层出不穷。
在所有目前存在的半导体封装中，方形扁平无引脚(以下简称QFN)封装是一种结构简单、散热效率高、制造成本低的封装；而且由于采用注塑封装形式，使得封装好的成品元件具有耐湿、耐污染、可靠性高等众多优点，因此得到广泛采用。在相关技术中，现有功率芯片的制造工艺复杂，散热面积不足，导致在大功率的电源中不适用。
实用新型内容
本实用新型旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本实用新型的一个目的在于提出一种芯片封装结构，包括：
引线框架，所述引线框架具有第一导电焊盘和第二导电焊盘，所述第二导电焊盘围绕第一导电焊盘的四周布设；
晶元，所述晶元设在所述第一导电焊盘上，并与所述第二导电焊盘键合连接；其中，所述第一导电焊盘和所述第二导电焊盘被构造成预定的封装尺寸，并通过胶体注塑封装。
优选地，所述第一导电焊盘的长度尺寸为3.55-3.65mm，宽度尺寸为 3.15-3.25mm。
优选地，所述第二导电焊盘包括多个相互间隔的第一焊点，所述第一焊点围合在所述晶元的至少三个方向上，并与所述晶元的引脚对应键合。
优选地，所述第一焊点之间的中心间距为0.45-0.55mm，且所述第一焊点的宽度尺寸为0.2-0.3mm，厚度尺寸为0.153-0.253mm。
优选地，所述第二导电焊盘还包括第二焊点，所述第二焊点被构造成在所述引线框架的宽度方向延伸。
优选地，所述第二焊点的宽度尺寸为0.35-0.45mm，且长度尺寸为 3.55-3.65mm。
优选地，所述第一导电焊盘和所述第二导电焊盘的外表面具有金属镀层，所述金属镀层用于在所述第一导电焊盘和所述第二导电焊盘表面形成金属保护。
优选地，所述第一导电焊盘的四个角点设有支撑臂，所述支撑臂将所述第一导电焊盘和所述引线框架相互固定。
优选地，所述晶元与所述第一导电焊盘之间采用锡或树脂材料固定。
本实用新型的另一个目的在于提出一种功率芯片，包括如上述的芯片封装结构。
本实用新型的上述方案至少包括以下有益效果：
本实用新型提供的芯片封装结构，通过引线框架上布设第一导电焊盘和第二导电焊盘，并将晶元设在第一导电焊盘上，以使晶元可以与所述第二导电焊盘键合连接，同时将第一导电焊盘和第二导电焊盘构造成预定的封装尺寸，并通过胶体注塑封装，使其制造工艺更简单，提升了其散热面积，在大功率的电源可以更好地减小体积并提供散热。
本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是本实用新型实施例中提供的芯片封装结构的结构示意图；
图2是本实用新型实施例中提供的芯片封装结构的另一结构示意图；
图3是本实用新型实施例中提供的芯片封装结构的尺寸结构示意图。
附图标号说明：
10、引线框架；11、第一导电焊盘；12、第二导电焊盘；121、第一焊点； 122、第二焊点；20、晶元。
本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制，基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”“轴向”、“周向”、“径向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下面参照附图详细描述本实用新型实施例的芯片封装结构。
如图1和2所示，本实用新型实施例中提供的芯片封装结构，包括引线框架10及晶元20，引线框架10具有第一导电焊盘11和第二导电焊盘12，第二导电焊盘12围绕第一导电焊盘11的四周布设；晶元20设在第一导电焊盘11上，并与第二导电焊盘12键合连接；其中，第一导电焊盘11和第二导电焊盘12被构造成预定的封装尺寸，并通过胶体注塑封装。
其中，胶体可以采用树脂材料，在通过胶体注塑封装后，整体的长度尺寸为7mm、宽度尺寸为5mm，厚度尺寸为0.8mm，通过该封装尺寸进行封装后，可以将氮化镓Mos管与氮化镓驱动器合封为一体，从而可以减小整体的体积；可以理解的是，引线框架10的材料可以采用铜合金，晶元20与第一导电焊盘11之间可以采用锡或树脂材料固定，晶元20与第一导电焊盘11之间的树脂材料可以是含银树脂；并且晶元20和第二导电焊盘12之间通过引线材料进行键合连接，引线材料可以采用金线、铜线、铝线、银线等。
本实用新型提供的芯片封装结构，通过引线框架10上布设第一导电焊盘 11和第二导电焊盘12，并将晶元20设在第一导电焊盘11上，以使晶元20 可以与第二导电焊盘12键合连接，同时将第一导电焊盘11和第二导电焊盘 12构造成预定的封装尺寸，并通过胶体注塑封装，使其制造工艺更简单，提升了其散热面积，在大功率的电源可以更好地减小体积并提供散热。
具体的，第一导电焊盘11的长度尺寸为3.55-3.65mm，宽度尺寸为 3.15-3.25mm。其中，第一导电焊盘11可以是矩形等，在将芯片焊接在电路板上时，第一导电焊盘11可以与电路板电连接，并且由于其面积较大，可以有效地在芯片底部提供散热作用。
进一步的，第一导电焊盘11的四个角点设有支撑臂，支撑臂将第一导电焊盘11和引线框架10相互固定。其中，支撑臂可以在封装过程中将第一导电焊盘11和引线框架10之间相互固定，并且在封装后可以通过胶体封闭在内。
具体的，第二导电焊盘12包括多个相互间隔的第一焊点121，第一焊点 121围合在晶元20的至少三个方向上，并与晶元20的引脚对应键合；其中，第一焊点121之间的中心间距为0.45-0.55mm，且第一焊点121的宽度尺寸为 0.2-0.3mm，厚度尺寸为0.153-0.253mm。
在本实施例中，第一焊点121可以和晶元20的多个引脚一一对应连接，第一焊点121可以暴露在封装结构外，并可以与电路板焊接固定，第一焊点 121可以与封装结构外表面相平齐，可以使整体的一致性更好；本领域技术人员可以理解的是，相邻的第一焊点121之间的中心间距可以设定为0.5mm，由此可以对应电路板的焊盘进行焊接固定。
具体的，第二导电焊盘12还包括第二焊点122，第二焊点122被构造成在引线框架10的宽度方向延伸；其中，第二焊点122的宽度尺寸为 0.35-0.45mm，且长度尺寸为3.55-3.65mm。其中，第二焊点122可以是呈直线型，晶元20的多个引脚可以共同与第二焊点122相连，同理，第二焊点122 也可以与封装结构外表面相平齐，可以使整体的一致性更好。
具体的，第一导电焊盘11和第二导电焊盘12的外表面具有金属镀层，金属镀层用于在第一导电焊盘11和第二导电焊盘12表面形成金属保护。其中，金属镀层可以采用镀锡工艺，通过对第一导电焊盘11和第二导电焊盘12 进行镀锡保护，从而可以有效地防止氧化，并且在焊接过程中更稳定可靠。
可以理解的是，通过将第一导电焊盘11和第二导电焊盘12构造成预定的封装尺寸，使得在封装过程中工艺更简单，提升了其散热面积，在用于大功率的电源可以更好地减小体积并提供散热；可选地，根据图3所示，该封装结构对应的封装尺寸如下表所示。
表一：
Figure DEST_PATH_GDA0003869371710000051
Figure DEST_PATH_GDA0003869371710000061
本实用新型的实施例中提供的功率芯片，包括如上述的芯片封装结构。该功率芯片通过采用上述的封装结构，通过在引线框架10上布设第一导电焊盘11和第二导电焊盘12，并将晶元20设在第一导电焊盘11上，以使晶元20可以与第二导电焊盘12键合连接，同时将第一导电焊盘11和第二导电焊盘12构造成预定的封装尺寸，并通过胶体注塑封装，使其制造工艺更简单，提升了其散热面积，在大功率的电源可以更好地减小体积并提供散热。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的实用新型构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
引线框架，所述引线框架具有第一导电焊盘和第二导电焊盘，所述第二导电焊盘围绕第一导电焊盘的四周布设；
晶元，所述晶元设在所述第一导电焊盘上，并与所述第二导电焊盘键合连接；其中，所述第一导电焊盘和所述第二导电焊盘被构造成预定的封装尺寸，并通过胶体注塑封装。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述第一导电焊盘的长度尺寸为3.55-3.65mm，宽度尺寸为3.15-3.25mm。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述第二导电焊盘包括多个相互间隔的第一焊点，所述第一焊点围合在所述晶元的至少三个方向上，并与所述晶元的引脚对应键合。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述第一焊点之间的中心间距为0.45-0.55mm，且所述第一焊点的宽度尺寸为0.2-0.3mm，厚度尺寸为0.153-0.253mm。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述第二导电焊盘还包括第二焊点，所述第二焊点被构造成在所述引线框架的宽度方向延伸。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述第二焊点的宽度尺寸为0.35-0.45mm，且长度尺寸为3.55-3.65mm。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述第一导电焊盘和所述第二导电焊盘的外表面具有金属镀层，所述金属镀层用于在所述第一导电焊盘和所述第二导电焊盘表面形成金属保护。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述第一导电焊盘的四个角点设有支撑臂，所述支撑臂将所述第一导电焊盘和所述引线框架相互固定。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述晶元与所述第一导电焊盘之间采用锡或树脂材料固定。
10.一种功率芯片，其特征在于，包括如权利要求1至9任一项所述的芯片封装结构。
CN202221782069.0U 2022-07-11 2022-07-11 芯片封装结构及功率芯片 Active CN217822784U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202221782069.0U CN217822784U (zh) 2022-07-11 2022-07-11 芯片封装结构及功率芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202221782069.0U CN217822784U (zh) 2022-07-11 2022-07-11 芯片封装结构及功率芯片

Publications (1)

Publication Number Publication Date
CN217822784U true CN217822784U (zh) 2022-11-15

Family

ID=83965071

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202221782069.0U Active CN217822784U (zh) 2022-07-11 2022-07-11 芯片封装结构及功率芯片

Country Status (1)

Country Link
CN (1) CN217822784U (zh)

Similar Documents

Publication Publication Date Title
US9917031B2 (en) Semiconductor device, and method for assembling semiconductor device
CN102420217A (zh) 多芯片半导体封装体及其组装
CN110429075B (zh) 高密度多侧面引脚外露的封装结构及其生产方法
JPH1174404A (ja) ボールグリッドアレイ型半導体装置
US10658275B2 (en) Resin-encapsulated semiconductor device
US8659133B2 (en) Etched surface mount islands in a leadframe package
US7692311B2 (en) POP (package-on-package) device encapsulating soldered joints between external leads
US7566967B2 (en) Semiconductor package structure for vertical mount and method
CN217822784U (zh) 芯片封装结构及功率芯片
CN218101254U (zh) 一种具有侧翼散热结构的cdfn8-7封装体
US7102208B1 (en) Leadframe and semiconductor package with improved solder joint strength
CN210575932U (zh) 一种引线框架及封装结构
CN209880582U (zh) 一种方形扁平无引脚封装
CN212182316U (zh) 一种无载体的半导体叠层封装结构
CN213583770U (zh) 半导体分立器件封装结构
CN217768368U (zh) 一种贴片式so8j半导体芯片的封装结构
CN215731686U (zh) 一种新型sod-323t封装结构
CN214588813U (zh) 一种反折弯内绝缘产品的封装结构
CN217691155U (zh) 针型电气连接的封装结构及电气组件
CN218160365U (zh) 封装结构
CN220604667U (zh) 一种无框式大功率mos封装模块及电路结构
CN217641307U (zh) 一种贴片式so36j半导体功率芯片的封装结构
CN221176217U (zh) 一种引脚内嵌式顶部散热封装结构
CN213026106U (zh) 一种散热良好的管芯封装结构
CN213340380U (zh) 一种半导体器件封装结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant