CN217821588U - 一种usb数据解码电路、芯片及系统 - Google Patents

Abstract

本实用新型公开了一种USB数据解码电路、芯片及系统，USB数据解码电路包括：高低速切换接收模块、速度选择器、反向不归零解码器、位剔除模块、移位寄存器和静态随机存取存储器；其中，高低速切换接收模块的输入端口作为USB数据解码电路的输入端口，高低速切换接收模块的输出端口与速度选择器输入端口连接，反向不归零解码器的输入端与速度选择器的输出端口连接，反向不归零解码器的输出端口与位剔除模块的输入端口连接，位剔除模块的输出端口与移位寄存器的输入端口连接，移位寄存器的输出端口与静态随机存取存储器的输入端口连接。本实用新型实现无需增加时钟频率则能够对高速的USB协议数据包解码的技术效果，降低电路成本的同时减少电路设计难度。

Description

一种USB数据解码电路、芯片及系统

技术领域

本实用新型涉及USB数据解码领域，具体涉及一种USB数据解码电路、芯片及系统。

背景技术

目前USB协议作为最常用的通信协议，在各个领域被广泛应用。随着科技的发展，对USB协议的通信速度的要求越来越高，基于香农采样定理可知为了不失真地恢复模拟信号，则采样频率应不小于模拟信号频谱中最高频率的2倍，当USB协议的通信速度要求越高，则为了不失真地恢复模拟信号则采样频率也需相应倍增，这种高速的采样频率对于芯片和接收设备存在影响，且增加了设计成本。

实用新型内容

为解决上述问题，本实用新型提供了一种USB数据解码电路、芯片及系统，通过设计USB数据解码电路完成USB协议的数据包的解码工作，基于USB数据解码电路中高低速切换接收模块的作用达到无需增加时钟频率则能够实现高速的USB协议的数据包解码的技术效果，降低电路成本的同时减少电路设计难度。本实用新型的具体技术方案如下：

一种USB数据解码电路，包括：高低速切换接收模块、速度选择器、反向不归零解码器、位剔除模块、移位寄存器和静态随机存取存储器；其中，所述高低速切换接收模块的输入端口作为所述USB数据解码电路的输入端口，所述高低速切换接收模块的输出端口与所述速度选择器输入端口连接，所述反向不归零解码器的输入端与所述速度选择器的输出端口连接，所述反向不归零解码器的输出端口与所述位剔除模块的输入端口连接，所述位剔除模块的输出端口与所述移位寄存器的输入端口连接，所述移位寄存器的输出端口与所述静态随机存取存储器的输入端口连接。

进一步地，所述高低速切换接收模块包括高速接收模块和低速接收模块；所述速度选择器包括第一输入端口和第二输入端口；其中，所述高速接收模块的输出端口与所述速度选择器的第一输入端口连接，所述低速接收模块的输出端口与所述速度选择器的第二输入端口连接。

进一步地，所述高速接收模块包括：高速接收器、高速延迟锁相环和弹性缓冲器；其中，所述高速接收器的输入端口作为所述高速接收模块的输入端口，所述高速接收器的输出端口与所述高速延迟锁相环的第一输入端口连接，所述高速延迟锁相环的输出端口与所述弹性缓冲器的输入端口连接，所述弹性缓冲器的第一输出端口作为所述高速接收模块的输出端口与所述速度选择器的第一输入端口连接。

进一步地，所述高速接收器包括：第一差分放大器、第二差分放大器和电流镜；其中，所述第一差分放大器的输入端口和所述第二差分放大器的输入端口作为所述高速接收器的输入端口，所述第一差分放大器的输出端口与所述电流镜的第一输入端口连接，所述第二差分放大器的输出端口与所述电流镜的第二输入端口连接，所述电流镜的输出端口作为所述高速接收器的输出端口与所述高速延迟锁相环的第一输入端口连接。

进一步地，所述低速接收模块包括：低速接收器和低速数据恢复电路；其中，所述低速接收器的输入端口作为所述低速接收模块的输入端口，所述低速接收器的输出端口与所述低速数据恢复电路的第一输入端口连接，所述低速数据恢复电路的第一输出端口作为所述低速接收模块的输出端口与所述速度选择器的第二输入端口连接。

进一步地，所述低速接收器包括开环放大器和施密特触发器；其中，所述开环放大器的输入端口作为所述低速接收器的输入端口，所述开环放大器的输出端口与所述施密特触发器的输入端口连接，所述施密特触发器的输出端口作为所述低速接收器的输出端口与所述低速数据恢复电路的第一输入端口连接。

进一步地，所述USB数据解码电路还包括：锁相环；其中，所述锁相环的第一输出端口与所述高速延迟延迟锁相环的第二输入端口连接，所述锁相环的第二输出端口与所述低速数据恢复电路的第二输入端口连接。

进一步地，所述USB数据解码电路还包括：逻辑控制模块；其中，所述逻辑控制模块分别与所述弹性缓冲器、所述低速数据恢复电路、所述位剔除模块和所述移位寄存器相连接。

本实用新型还提供一种USB数据解码芯片，包括如前所述的USB数据解码电路。

本实用新型还提供一种USB数据解码系统，包括：USB主机、USB设备和如前所述的USB数据解码芯片；其中，所述USB主机的输出端口与所述USB数据解码芯片的输入端口连接，所述USB数据解码芯片的输出端口与所述USB设备的输入端口连接。

本实用新型的有益效果在于：基于高低速切换接收模块中的高速接收器的高速延迟锁相环实现不增加时钟频率的情况下完成USB数据包的解析，大幅降低解码电路成本及设计难度，通过在USB数据解码电路中逻辑控制模块实现根据需求调节完成对不同USB数据包的解析，提高USB数据解码电路的灵活性。

附图说明

图1为本实用新型一种实施例所述USB数据解码电路的模块示意图。

图2为本实用新型一种实施例所述高低速切换模块的模块示意图。

图3为本实用新型一种实施例所述高速接收模块和低速接收模块的模块示意图。

图4为本实用新型一种实施例所述高速接收器的电路示意图。

图5为本实用新型一种实施例所述低速接收器的电路示意图。

图6为本实用新型一种实施例所述的包含锁相环的USB数据解码电路的模块示意图。

图7为本实用新型一种实施例所述的包含逻辑控制模块的USB数据解码电路的模块示意图。

图8为本实用新型一种实施例所述逻辑控制模块的模块示意图。

图9为本实用新型一种实施例所述的USB数据解码系统的模块示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用于解释本申请，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

显而易见地，下面描述的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂且冗长的，然而对于本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

除非另作定义，本申请所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，例如：包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”仅仅是区别类似的对象，不代表针对对象的特定排序。

作为本实用新型一种较优的实施例，本实用新型的第一实施例中提供一种USB数据解码电路，旨在解决目前对高速的USB协议解析工作的难题。如图1所示，所述USB数据解码电路包括：高低速切换接收模块、速度选择器、反向不归零解码器、位剔除模块、移位寄存器和静态随机存取存储器。

具体地，所述高低速切换接收模块用于通过外部引脚的高低电平实现高速接收或低速接收的切换和设置。所述速度选择器用于根据外部引脚实现对USB协议数据包的恢复数据和恢复时钟的选择。所述反向不归零解码器用于对数据进行反向不归零解码，其解码规律可以理解为为“高电平不变，低电平翻转”，其解码时若当前数据与上一帧数据的数值同或，则能够得到解码后的当前数据。所述位剔除模块用于剔除符合位填充规则的数据，位填充规则可以是但不限于对连续出现的高电平进行计数，当计数达到指定值时，则将该位剔除，需要说明的是，当连续出现的高电平的计数达到指定值时，则说明该数据包存在错误；所述指定值可以是但不限于6、7、8、10、15等整数值。所述移位寄存器用于对串行化的数据进行并行化处理，即将串行数据转换为并行数据。所述静态随机存取存储器用于存储所述移位寄存器输出的数据，以使得外部软件能够读取存储的数据；所述静态随机存取存储器的存储空间大小可根据实际应用需求进行配置。

如图1所示，所述USB数据解码电路中各模块部件的连接关系为：所述高低速切换接收模块的输入端口作为所述USB数据解码电路的输入端口，所述高低速切换接收模块的输出端口与所述速度选择器输入端口连接，所述反向不归零解码器的输入端与所述速度选择器的输出端口连接，所述反向不归零解码器的输出端口与所述位剔除模块的输入端口连接，所述位剔除模块的输出端口与所述移位寄存器的输入端口连接，所述移位寄存器的输出端口与所述静态随机存取存储器的输入端口连接。本实施例提供的USB数据解码电路基于高低速接收切换模块实现在不增加时钟频率的情况下完成USB协议数据包的解析，降低电路成本和设计难度。

基于上述实施例，作为本申请一种较优的实施例，本申请的第二实施例中提供的USB数据解码电路中所述高低速接收切换模块具体包括：高速接收模块和低速接收模块。具体地，所述高速接收模块是指工作频率相对较高，用于对高速数据进行接收并处理获取采样数据信号的模块；相反地，所述低速接收模块是指工作频率相对较低，用于对低速数据或全速数据进行接收并处理获取采样数据信号的模块。如图2所示，所述速度选择器包括第一输入端口和第二输入端口，所述高速接收模块和所述低速接收模块与所述USB数据解码电路中其余部件的连接关系为：所述高速接收模块的输入端口和所述低速接收模块的输入端口共同作为所述高低速接收切换模块的输入端口，所述高速接收模块的输出端口与所述速度选择器的第一输入端口连接，所述低速接收模块的输出端口与所述速度选择器的第二输入端口连接。本实施例将高低速切换接收模块配置为高速接收模块和低速接收模块，使得USB数据解码电路能够根据输入的USB协议数据包的数据速度的高低进行分模块接收，基于数据速度的高低进行不同的处理，从而得到更可靠的采样数据信号。

基于上述实施例，作为本申请一种较优的实施例，本申请的第三实施例中将所述高速接收模块配置为具体包括：高速接收器、高速延迟锁相环和弹性缓冲器。具体地，所述高速接收器用于接收外部输入的USB协议数据包的高速数据。所述高速延迟锁相环用于对所述高速接收器接收的高速数据进行空间过采样，从而恢复出采样的时钟信号和数据信号。所述弹性缓冲器用于弥补所述高速延迟锁相环恢复出的时钟信号和本地发送时钟之间的频率差和相位差，所述弹性缓冲器可以是但不限于是具有双时钟的FIFO缓冲器。

如图3所示，所述高速接收模块中各部件的连接关系为：所述高速接收器的输入端口作为所述高速接收模块的输入端口，所述高速接收器的输出端口与所述高速延迟锁相环的第一输入端口连接，所述高速延迟锁相环的输出端口与所述弹性缓冲器的输入端口连接，所述弹性缓冲器的第一输出端口作为所述高速接收模块的输出端口与所述速度选择器的第一输入端口连接。本实施例提供的USB数据解码电路中所述高速延迟锁相环通过对USB协议数据包中的高速数据进行空间过采样的针对性处理，使得该USB数据解码电路无需额外增加时钟频率则能够完成对高速USB协议数据包的解析，显著降低USB数据解码电路的设计难度及成本。

在本申请一些较优的实施例中，所述高速接收器的实现可以是但不限于采用两级电阻作负载的差分放大器的输入极作为所述高速接收器的输入端口，再经过采用电流镜作为负载的差分放大器的输出放大极作为所述高速接收器的输出端口。具体地，本申请中各个实施例所述的高速接收器由数字电路实现，在本申请一些实施例中所述高速接收器至少包括差分放大器和电流镜。

如图4所示，在本申请一个较优的实施例中所述高速接收器包括：第一差分放大器diff1、第二差分放大器diff2和电流镜CM0；其中，所述第一差分放大器diff1的输入端口和所述第二差分放大器diff2的输入端口作为所述高速接收器的输入端口，所述第一差分放大器diff1的输出端口与所述电流镜CM0的第一输入端口N1连接，所述第二差分放大器diff2的输出端口与所述电流镜CM0的第二输入端口N2连接，所述电流镜CM0的输出端口N0作为所述高速接收器的输出端口与所述高速延迟锁相环的第一输入端口连接。具体地，所述第一差分放大器和所述第二差分放大器通过差分形式对外部输入的USB协议数据包的信号进行处理，减少其中的噪声干扰，所述电流镜用于降低信号对地和电源的敏感性，从而提高信号的稳定性，即高速接收器中对信号的处理实现减少信号噪声干扰同时提升信号稳定性。

基于上述实施例，作为本申请一种较优的实施例，本申请的第四实施例中将所述低速接收模块配置为具体包括：低速接收器和低速数据恢复电路。具体地，所述低速接收器用于接收外部输入的USB协议数据包的低速和/或全速数据。所述低速数据恢复电路用于对所述低速接收器接收的低速和/或全速数据进行采样，以恢复出采样的时钟信号和数据信号。如图3所示，所述低速接收模块中各部件的连接关系为：所述低速接收器的输入端口作为所述低速接收模块的输入端口，所述低速接收器的输出端口与所述低速数据恢复电路的第一输入端口连接，所述低速数据恢复电路的第一输出端口作为所述低速接收模块的输出端口与所述速度选择器的第二输入端口连接。本实施例提供的低速接收模块能够实现对USB协议数据包中低速数据进行解析并获取恢复出数据信号，根据速度采用不同接收器对数据进行处理，提高USB数据解码电路的数据解码灵活性。

基于上述实施例，作为本申请一种较优的实施例，本申请的第五实施例中，所述低速接收器被配置为包括开环放大器和施密特触发器，其中，所述开环放大器用于实现所述低速接收器的接收并筛选低速数据的功能，所述施密特触发器用于增加所述低速接收器抗噪声能力。如图5所示，所述开环放大器的正负极为所述开环放大器的输入端口，所述开环放大器的输入端口作为所述低速接收器的输入端口，所述开环放大器的输出端口与所述施密特触发器的输入端口连接，所述施密特触发器的输出端口作为所述低速接收器的输出端口与所述低速数据恢复电路的第一输入端口连接，其中，DP和DM是指外部输入的USB协议数据包的正负信号。

基于上述实施例，作为本申请一种较优的实施例，本申请的第六实施例中所述USB数据解码电路被配置为还包括：锁相环。具体地，所述锁相环用于采用外部晶振或内部RC作为时钟源，以生成高速时钟信号和低速时钟信号；其中，所述锁相环将高速时钟信号应用于高速接收模块的高速延迟锁相环，以实现所述高速延迟锁相环基于高速时钟信号对USB协议数据包中高速数据进行空间过采样，从而获取基于高速数据恢复出的采用数据信号和时钟信号。所述锁相环将低速时钟信号应用于低速接收模块的低速数据恢复电路，以实现所述低速数据恢复电路基于低速时钟信号对USB协议数据包中低速数据进行采样，从而获取基于低速数据恢复出的采用数据信号。具体地，如图6所示，所述锁相环在所述USB数据解码电路中与其余模块的连接关系为：所述锁相环的第一输出端口与所述高速延迟锁相环的第二输入端口连接，所述锁相环的第二输出端口与所述低速数据恢复电路的第二输入端口连接。本实施例通过在USB数据解码电路中配置锁相环，实现为高速接收模块和低速接收模块提供相应的高速时钟信号和低速时钟信号，实现指引高速接收模块和低速接收模块对USB协议数据的采样频率。

在本申请一些较优的实施例中，所述锁相环生成的高速时钟信号可以是但不限于16相位的480M的时钟信号，所述锁相环生成的低速时钟信号可以是但不限于48M的时钟信号或60M的时钟信号等。

基于上述实施例，作为本申请一种较优的实施例，本申请的第七实施例中所述USB数据解码电路被配置为还包括：逻辑控制模块。具体地，所述逻辑控制模块用于检测USB数据解码电路中数据包的类型和数据包的解码情况，并可用于接收芯片CPU通过AHB总线对逻辑控制模块的配置信息，配置的内容可以包括但不限于：控制USB数据解码电路仅对指定类型的数据包进行存储，或者是，控制USB数据解码电路对指定类型的数据进行剔除（即相当于配置逻辑控制模块以控制位剔除模块的位填充规则或者位剔除条件）等。具体地，如图7所示，所述逻辑控制模块在所述USB数据解码模块中与其余模块的连接关系为：所述逻辑控制模块分别与所述弹性缓冲器、所述低速数据恢复电路、所述位剔除模块和所述移位寄存器相连接。所述逻辑控制模块通过与所述弹性缓冲器和所述低速数据恢复电路的连接，实现对高速接收模块和低速接收模块的工作状态及其数据包解析信息的监控，使得外部能够通过逻辑控制模块读取USB数据解码电路的电路工作状态；所述逻辑控制模块通过与所述位剔除模块的连接，实现对位剔除模块的使能进行控制，对位剔除模块的位填充规则和/或位剔除条件进行指定，更灵活的实现对数据包中解码内容的筛选和剔除；所述逻辑控制模块通过与所述移位寄存器的连接，实现根据芯片CPU的配置信息相应的控制移位寄存器仅存储指定的数据包信息，以便于静态随机存取存储器仅对指定的数据包进行读写。其中，所述芯片CPU是指包含所述USB数据解码电路的CPU。本实施例通过在USB数据解码电路中配置逻辑控制模块，实现USB数据解码电路结合芯片CPU能够根据实际需求调节对不同USB协议数据包的解析，有效提高USB数据解码电路的灵活性和应用范围。在本申请一些实施例中，所述逻辑控制模块是由如图8所示的数字电路实现，图8中AHB是指AHB总线；CSR模块是指控制器专用寄存器，用于存储逻辑控制模块的信息；所述全速低速逻辑控制是用于指示所述低速数据恢复电路的逻辑控制单元；所述SOP EOP识别是用于实现逻辑控制器对接收的数据是否数据数据包的起始数据或数据包的结束数据的识别单元；所述外部信号是指所述USB数据解码电路中其余模块传输至逻辑控制模块的信号。

需要说明的是，在本申请各实施例中所提及的低速接收模块、低速接收器、低速数据恢复电路、低速数据等模块或电路中提及的低速，实际上涵括了USB协议中的全速和低速，可以理解地，上述模块或电路，还可以被称作：低速全速接收模块、低速全速接收器、低速数据全速数据恢复电路、低速数据和全速数据。

基于上述实施例提供的USB数据解码电路，作为本申请一种较优的实施例，本申请的第八实施例中提供一种USB数据解码方法，具体包括：高速接收模块和低速接收模块同步接收外部输入的USB协议数据包并分别进行高速数据处理和低速数据处理；高速接收模块将经过高速数据处理后的USB协议数据包传输至速度选择器，低速接收模块将经过低速数据处理后的USB协议数据包传输至速度选择器；速度选择器基于指定的选择信号从高速数据处理后的USB协议数据包和低速数据处理后的USB协议数据包选择一个经过数据处理后的USB协议数据包并传输至反向不归零解码器；反向不归零解码器对经过数据处理后的USB协议数据包进行反向不归零解码，获取解码后的数据并传输至位剔除模块；位剔除模块从接收的解码后的数据中剔除符合位填充规则的数据，并不符合位填充规则的数据传输至移位寄存器；移位寄存器将接收到的数据进行并行化处理，将并行化处理后的数据作为最终解码的数据传输至静态随机存取存储器中存储；其中，数据处理包括高速数据处理和低速数据处理。本实施例通过高速接收模块和低速接收模块实现对USB协议数据包中的数据根据速度进行更精确的处理。

具体地，USB数据解码方法中所述高速数据处理，具体包括：高速接收模块中的高速接收器获取USB协议数据包中的高速数据并传输至高速接收模块中的高速延迟锁相环；高速接收模块中的高速延迟锁相环对高速数据进行空间过采样，获取高速数据的采样时钟信号和高速数据的数据信号并传输至高速接收模块中的弹性缓冲器；高速接收模块中的弹性缓冲器基于高速数据的采样时钟信号与本地时钟信号的频率差和相位差对本地时钟信号进行调节，并将高速数据的数据信号传输至速度选择器。

具体地，USB数据解码方法中所述低速数据处理，具体包括：低速接收模块中的低速接收器获取USB协议数据包中的低速数据并传输至低速接收模块中的低速数据恢复电路；低速接收模块中的低速数据恢复电路对低速数据进行采样，获取低速数据的数据信号并传输至速度选择器。

在本申请一些实施例中所述USB数据解码方法还包括：高速数据处理模块中的弹性缓冲模块将高速数据的数据信号还传输至逻辑控制模块；低速数据恢复电路将低速数据的数据信号还传输至逻辑控制模块；逻辑控制模块基于接收的高速数据的数据信号和低速数据的数据信号获取USB协议数据包的解析信息。通过设置逻辑控制模块实现外部通过逻辑控制模块实时检测USB数据解码电路中高速数据处理模块和低速数据处理模块的工作状态信息以及数据包的解析信息。

在本申请一些实施例中所述USB数据解码方法还包括：逻辑控制模块向位剔除模块传输指定的位填充规则。通过设置逻辑控制模块实现外部通过逻辑控制模块指定位剔除模块采用的位填充规则，相当于控制位剔除模块进行剔除的使能，提升USB数据解码方法的可调控性。

在本申请一些实施例中所述USB数据解码方法还包括：逻辑控制模块控制移位寄存器对指定类型的数据进行并行化处理。通过设置逻辑控制模块实现外部通过逻辑控制模块指定移位寄存器仅对指定类型的数据进行并行化处理，使得USB数据解码方法仅对特定类型的数据进行解码，能够满足用户的特殊需求。

在本申请一些较优的实施例中提供一种USB数据解码芯片，所述USB解码芯片包括如前述任意一项实施例所述的USB数据解码电路。

在本申请一些较优的实施例中提供一种USB数据解码系统，如图9所示，所述USB系统包括：USB主机、USB设备和如前述实施例所述的USB数据解码芯片；其中，所述USB主机的输出端口与所述USB解码芯片的输入端口连接，所述USB解码芯片的输出端口与所述USB设备的输入端口连接。具体地，所述USB数据解码系统中所述USB主机将USB协议数据包传输至所述USB数据解码芯片，所述USB数据解码芯片将USB协议数据包传输至其内部的USB数据解码电路中进行数据包解析，所述USB设备可以从所述USB数据解码芯片中调用解析后的USB协议数据包的内容。本实施例提供的USB数据解码系统能够实现对USB主机输出的USB协议数据包进行解码，实现所述USB设备对解析后的USB协议数据包的灵活调用。

需要说明的是，上述实施例中提及的电路、模块都可以通过对应的数字电路及电子元器件来实现。以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (10)

1.一种USB数据解码电路，其特征在于，所述USB数据解码电路包括：高低速切换接收模块、速度选择器、反向不归零解码器、位剔除模块、移位寄存器和静态随机存取存储器；其中，所述高低速切换接收模块的输入端口作为所述USB数据解码电路的输入端口，所述高低速切换接收模块的输出端口与所述速度选择器输入端口连接，所述反向不归零解码器的输入端与所述速度选择器的输出端口连接，所述反向不归零解码器的输出端口与所述位剔除模块的输入端口连接，所述位剔除模块的输出端口与所述移位寄存器的输入端口连接，所述移位寄存器的输出端口与所述静态随机存取存储器的输入端口连接。

2.根据权利要求1所述的USB数据解码电路，其特征在于，所述高低速切换接收模块包括高速接收模块和低速接收模块；所述速度选择器包括第一输入端口和第二输入端口；其中，所述高速接收模块的输出端口与所述速度选择器的第一输入端口连接，所述低速接收模块的输出端口与所述速度选择器的第二输入端口连接。

3.根据权利要求2所述的USB数据解码电路，其特征在于，所述高速接收模块包括：高速接收器、高速延迟锁相环和弹性缓冲器；其中，所述高速接收器的输入端口作为所述高速接收模块的输入端口，所述高速接收器的输出端口与所述高速延迟锁相环的第一输入端口连接，所述高速延迟锁相环的输出端口与所述弹性缓冲器的输入端口连接，所述弹性缓冲器的第一输出端口作为所述高速接收模块的输出端口与所述速度选择器的第一输入端口连接。

4.根据权利要求3所述的USB数据解码电路，其特征在于，所述高速接收器包括：第一差分放大器、第二差分放大器和电流镜；其中，所述第一差分放大器的输入端口和所述第二差分放大器的输入端口作为所述高速接收器的输入端口，所述第一差分放大器的输出端口与所述电流镜的第一输入端口连接，所述第二差分放大器的输出端口与所述电流镜的第二输入端口连接，所述电流镜的输出端口作为所述高速接收器的输出端口与所述高速延迟锁相环的第一输入端口连接。

5.根据权利要求3所述的USB数据解码电路，其特征在于，所述低速接收模块包括：低速接收器和低速数据恢复电路；其中，所述低速接收器的输入端口作为所述低速接收模块的输入端口，所述低速接收器的输出端口与所述低速数据恢复电路的第一输入端口连接，所述低速数据恢复电路的第一输出端口作为所述低速接收模块的输出端口与所述速度选择器的第二输入端口连接。

6.根据权利要求5所述的USB数据解码电路，其特征在于，所述低速接收器包括开环放大器和施密特触发器；其中，所述开环放大器的输入端口作为所述低速接收器的输入端口，所述开环放大器的输出端口与所述施密特触发器的输入端口连接，所述施密特触发器的输出端口作为所述低速接收器的输出端口与所述低速数据恢复电路的第一输入端口连接。

7.根据权利要求5所述的USB数据解码电路，其特征在于，所述USB数据解码电路还包括：锁相环；其中，所述锁相环的第一输出端口与所述高速延迟延迟锁相环的第二输入端口连接，所述锁相环的第二输出端口与所述低速数据恢复电路的第二输入端口连接。

8.根据权利要求7所述的USB数据解码电路，其特征在于，所述USB数据解码电路还包括：逻辑控制模块；其中，所述逻辑控制模块分别与所述弹性缓冲器、所述低速数据恢复电路、所述位剔除模块和所述移位寄存器相连接。

9.一种USB数据解码芯片，其特征在于，所述USB解码芯片包括如权利要求1至8任意一项所述的USB数据解码电路。

10.一种USB数据解码系统，其特征在于，所述USB系统包括：USB主机、USB设备和如权利要求9所述的USB数据解码芯片；其中，所述USB主机的输出端口与所述USB数据解码芯片的输入端口连接，所述USB数据解码芯片的输出端口与所述USB设备的输入端口连接。

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