CN107333161B - 对vbo信号进行处理的方法、信号处理芯片以及电视机 - Google Patents

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Abstract

本发明提供了一种对VBO信号进行处理的方法、信号处理芯片以及电视机，其中所述方法包括：对VBO信号进行解码，得到时钟信号和数据信号；在所述时钟信号的第一电平跳变为第二电平时，锁存所述数据信号；若锁存得到的数据存在错误，则对所述时钟信号作反相处理；在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号。本发明实施例可以准确且快速地完成对错误数据的纠错处理，减少屏幕出现花屏的概率。

Description

对VBO信号进行处理的方法、信号处理芯片以及电视机
技术领域
本发明涉及视频数据处理技术领域，特别是涉及一种对接收的VBO信号进行处理的方法、一种信号处理芯片以及一种电视机。
背景技术
V-By-One(video by one，简称VBO)，是一种面向图像信息传输的数字接口标准技术，因该技术最大可以支持4.0Gbps高速信号传输，并且由于其特有的编码方式避免了接收端数据与时钟间的时滞问题，所以VBO技术广泛应用于超高清液晶电视领域，使得超薄超窄电视成为可能。
随着人们对画质效果的需求增高，目前一些电视或者显示器厂家会使用一颗音视频处理芯片，即片上系统SoC，补充一颗画质增强芯片的方式来提高画质效果，通常画质增强芯片可以进行帧频转换、MEMC(Motion Estimate and Motion Compensation，即运动估计和运动补偿，主要是进行运动的画质补偿，让运动更自然流畅)、高对比度，高清晰度等画质提升处理。
通常情况下，如图1所示的VBO通信示意图，SoC可以将VBO信号输出给画质增强芯片。
然而，由于存在以下情况，导致VBO数据存在出错的情况：
一种情况是，由于芯片自身在制造过程中存在离散性，导致接收端进行数据采样过程中可能会存在采出来的数据出错的情况。
另一种情况是，因为这两个芯片同排布在一块PCB(Printed Circuit Board，印制电路板)板上面，由于VBO走线不等长或者同一块PCB板上其他高频信号的干扰(比如DDR(Double Data Rate，双倍速率同步动态随机存储器))，有可能引起VBO的lane(通道)数据在传输过程中出错。
一旦VBO数据出错，再通过画质增强芯片进行画质提升后直接传输给屏幕显示，那么屏幕就会出现花屏等错误的现象，影响用户体验。
发明内容
本发明提供一种对接收的VBO信号进行处理的方法、一种信号处理芯片以及一种电视机，以解决现有的VBO数据出错导致的屏幕出现花屏等错误的现象的问题。
为了解决上述问题，本发明公开了一种对接收的VBO信号进行处理的方法，包括：
对VBO信号进行解码，得到时钟信号和数据信号；
在所述时钟信号的第一电平跳变为第二电平时，锁存所述数据信号；
若锁存得到的数据存在错误，则对所述时钟信号作反相处理；
在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号。
优选地，所述在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号的步骤之后还包括：
若锁存得到的数据存在错误，则执行复位操作。
优选地，根据以下步骤判断锁存得到的数据存在错误：
对锁存得到的数据进行比特转换；
若转换后的数据不符合预设格式，则所述数据存在错误。
优选地，所述方法还包括：
若锁存得到的数据不存在错误，则将所述数据信号解码为视频信号。
本发明实施例还公开了一种信号处理芯片，包括：
存储器，用于存储计算机程序；
以及处理器，用于执行所述计算机程序，以实现上述的对接收的VBO信号进行处理的方法。
本发明实施例还公开了一种电视机，包括：
显示器，用于显示视频信号；
存储器，用于存储计算机程序；
以及处理器，用于执行所述计算机程序，以实现上述的对接收的VBO信号进行处理的方法。
与现有技术相比，本发明包括以下优点：
在本发明实施例中，对接收到的VBO信号进行解码后得到时钟信号和数据信号，如果在时钟信号的第一电平跳变为第二电平时锁存的数据信号存在错误，表示时钟信号由第一电平跳变为第二电平的时间不满足建立时间的要求，则对时钟信号作反相处理，并在反相处理后的时钟信号的第一电平跳变为第二电平时继续锁存数据信号，反相处理后的时钟信号由第一电平跳变为第二电平的时间，比反相处理前的时钟信号由第一电平跳变为第二电平的时间长，保证锁存数据时满足芯片的建立时间，从而锁存到正确的数据，纠正某些离散芯片由于时序建立时间违例造成的数据锁存错误，准确且快速地完成对错误数据的纠错处理，减少屏幕出现花屏的概率。
附图说明
图1是现有技术中的VBO通信示意图；
图2是本发明实施例的一种对接收的VBO信号进行处理的方法实施例一的步骤流程图；
图3是本发明实施例的一种对接收的VBO信号进行处理的方法实施例二的步骤流程图；
图4是本发明实施例的VBO信号解调示意图；
图5本发明实施例的上升沿示意图；
图6是本发明实施例的反相处理示意图；
图7是本发明实施例图5的时钟信号的反相时钟示意图；
图8是本发明实施例的时钟信号对比示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明实施例涉及对接收的VBO信号进行处理的方法，可以应用于画质增强芯片中，如图1的VBO通信示意图所示，画质增强芯片可以与片上系统SoC通信，接收SoC发送的VBO信号。
在本发明实施例中，画质增强芯片可以包括RX PHY(Receive physical layer，接收端物理层，简称接收模块)、数字控制器CTL、反相器、选择器MUX等，其中，
所述接收模块用于，对接收的VBO信号进行解码，得到时钟信号以及数据信号，并将所述时钟信号以及数据信号发送至数字控制器；
所述数字控制器用于，在所述时钟信号的第一电平跳变为第二电平时，锁存所述数据信号；若锁存得到的数据存在错误，则对所述时钟信号作反相处理；在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号。
以下通过具体实施例说明该画质增强芯片中各个部件的作用，以及，画质增强芯片针对VBO信号出错的检测和纠错的过程。
参照图2，示出了本发明实施例的一种对接收的VBO信号进行处理的方法实施例一的步骤流程图，可以包括以下步骤：
步骤201，对VBO信号进行解码，得到时钟信号和数据信号；
步骤202，在所述时钟信号的第一电平跳变为第二电平时，锁存所述数据信号；
步骤203，若锁存得到的数据存在错误，则对所述时钟信号作反相处理；
步骤204，在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号。
在本发明实施例中，对接收到的VBO信号进行解码后得到时钟信号和数据信号，如果在时钟信号的第一电平跳变为第二电平时锁存的数据信号存在错误，表示时钟信号由第一电平跳变为第二电平的时间不满足建立时间的要求，则对时钟信号作反相处理，并在反相处理后的时钟信号的第一电平跳变为第二电平时继续锁存数据信号，反相处理后的时钟信号由第一电平跳变为第二电平的时间，比反相处理前的时钟信号由第一电平跳变为第二电平的时间长，保证锁存数据时满足芯片的建立时间，从而锁存到正确的数据，纠正某些离散芯片由于时序建立时间违例造成的数据锁存错误，准确且快速地完成对错误数据的纠错处理，减少屏幕出现花屏的概率。
参照图3，示出了本发明实施例的一种对接收的VBO信号进行处理的方法实施例二的步骤流程图，可以包括以下步骤：
步骤301，接收模块接收片上系统SoC传输的VBO信号；
在具体实现中，画质增强芯片可以通过接收模块RX PHY接收SoC传输的VBO信号，其中，该VBO信号可以为按照VBO协议传输的lane(通道)信号。
步骤302，接收模块对所述VBO信号进行解码，得到时钟信号以及数据信号，并将所述时钟信号以及数据信号发送至数字控制器；如图4的VBO信号解调示意图所示，RX PHY接收到lane信号以后，可以对每一lane信号进行处理，解调出时钟信号(CLK)以及并行的数据信号(Data)，其中，并行的数据信号是指数据以一定数量的位数同时传送到接收模块上。
在实现中，RX PHY解调出来的并行数据的位数可以是10bit。
如图4所示，RX PHY解调得到CLK和Data以后，可以将CLK和Data传递给数字控制器CTL，由CTL进行数据出错检测以及纠错处理。
步骤303，数字控制器在所述时钟信号的第一电平跳变为第二电平时，锁存所述数据信号，并判断锁存得到的数据是否存在错误；若是，则执行步骤304以及步骤305；若否，则执行步骤308；
在本发明实施例中，CTL接收到CLK和Data以后，首先可以在时钟信号CLK的第一电平跳变为第二电平时，锁存数据信号Data。
在具体实现中，在时钟信号的第一电平跳变为第二电平时，具体可以为在时钟信号的低电平跳变为高电平时，即在时钟信号的上升沿，如图5的上升沿示意图所示，该时钟信号的上升沿可以为数字电平从低电平(数字“0”)变为高电平(数字“1”)的时间段。
当然，除了上述从低电平到高电平的跳变，第一电平跳变为第二电平也可以是从高电平到低电平的跳变，本发明实施例对此不作限制。在一种实施方式中，可以根据以下步骤判断锁存得到的数据存在错误：对锁存得到的数据进行比特转换；若转换后的数据不符合预设格式，则所述数据存在错误。
具体的，CTL可以按照VBO协议对将锁存的数据进行比特转换。例如，假设VBO协议传输的数据以10bit进行传输，发送端将待发送的8bit数据按照协议转换为10bit发送至RXPHY，CTL接收到10bit数据以后，将该10bit数据转换回8bit数据，在转换的过程中，若发现有些数据不符合预设格式(例如预设的编码标准，如VBO协议标准)，就会认为这些数据是错误数据。若数据信号符合预设格式，则可以认为这些数据没有出错。
在本发明实施例中，CTL中可以设置一个数据校验寄存器，该数据校验寄存器用于记录解码过程中的数据出错信息，例如记录解码过程中是否发现Data数据错误。一旦检测到Data数据错误，CTL可以置位该数据校验寄存器。
步骤304，对所述时钟信号进行反相处理；
在本发明实施例的一种优选实施例中，步骤304可以包括如下子步骤：
接收模块将所述时钟信号发送至反相器以及选择器；反相器对所述时钟信号进行反相处理，并将反相处理后的时钟信号发送至选择器；数字控制器将所述数据信号出错的出错判定结果反馈至所述选择器；选择器基于所述出错判定结果，从所述时钟信号以及反相处理后的时钟信号中，选择反相处理后的时钟信号进行输出。
在具体实现中，选择器以及反相器可以位于RX PHY和CTL之间，如图6的反相处理示意图所示，RX PHY获得时钟信号CLK以后，将CLK发送至反相器以及选择器MUX，反相器对时钟信号进行反相处理，随后，反相器将反相处理后的时钟信号-CLK发送至MUX。两路时钟(CLK以及-CLK)经过MUX进行选择后输出给CTL。
在实际中，MUX默认输出的是RX PHY解析出来的CLK，即CLK，但若MUX接收到CTL反馈的数据信号出错的出错判定结果，则MUX输出的是反相处理后的时钟信号-CLK。
在实现中，反相器的工作原理是将输入信号的相位反转180度，则图5的时钟信号经过反相处理后，可以得到如图7的反相时钟示意图所示的反相处理后的时钟信号。
步骤305，在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号，并判断锁存得到的数据是否存在错误，若是，则执行步骤306；若否，则执行步骤308；
在具体实现中，对时钟信号进行反相处理以后，则接收模块接收到的VBO信号是基于反相处理后的时钟信号的VBO信号，因此，接收模块对该VBO信号进行解码后得到反相处理后的时钟信号以及对应的数据信号，然后，接收模块将该反相处理后的时钟信号以及对应的数据信号发送至CTL，由CTL在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存数据信号，并判断锁存得到的数据是否存在错误。
在具体实现中，如图7所示，CTL可以按照反相处理后的时钟信号的上升沿对反相处理后的时钟信号对应的数据信号进行数据锁存，随后对锁存的数据进行比特转换，如果在转换的过程中发现数据不符合预设格式，则判定该数据信号出错，如果在转换的过程中发现数据符合预设格式，则判定该数据信号没有出错。
在实际中，由于制造工艺的精度偏差，芯片在制造过程中会存在离散性，会存在某些芯片中RX PHY到CTL之间的数据传输延时过大的情况，造成不满足CTL锁存RX PHY传递的数据信号(Data)与建立时间的时序违例的情况。
例如，如图8的时钟信号对比示意图所示，如果按照图5的CLK对数据信号进行锁存时，从接收到数据信号的时间到第一个上升沿的时间t0会不满足建立时间(建立时间指的是触发器的时钟信号变化之前数据保持不变的时间，是芯片内部触发器的固有需求)的要求，即t0<建立时间，导致出现数据锁存错误的情况。如果按照图7的反相处理后的时钟信号-CLK对数据信号进行锁存，从接收到数据信号的时间到第一个上升沿的时间t1满足建立时间的需求，即t1>建立时间，相对反相之前的CLK的上升沿延时半个周期，保证了CTL锁存数据时满足芯片的建立时间，从而锁存到正确的数据。并且，半个周期的延时对正常芯片锁存数据不会造成影响，同时能够纠正某些离散芯片由于时序建立时间违例造成的数据锁存错误，从而避免了解码出的video信号错误，造成屏幕花屏的大的情况出现。
步骤306，数字控制器将所述反相处理后的时钟信号对应的数据信号出错的出错判定结果，反馈至接收模块；
步骤307，接收模块基于所述出错判定结果，执行复位操作；
在本发明实施例中，如果进行时钟反相处理后，判断反相处理后的时钟信号对应的数据信号依然出错，则这种错误一般是外界干扰带来的数据错误，此时，CTL可以将该数据信号出错的出错判定结果反馈至RX PHY，RX PHY得到该出错判定结果后进行复位，复位后，返回步骤执行步骤301，重复执行步骤301-308。
需要说明的是，上述复位操作的复位过程非常快，使得用户不易察觉，例如，该复位的时间可以是1-2帧的时间(大约20ms)。
步骤308，数字控制器将所述锁存的数据发送至解码模块进行解码处理，得到视频信号，解码模块将所述视频信号输出至显示单元进行显示。
在本发明实施例中，如果CTL检测到数据没有出错，则可以将CTL锁存的数据接着向下传递进行解码。具体的，画质增强芯片还可以包括解码模块，若CTL检测到数据没有出错，则CTL可以加将锁存的数据发送至解码模块进行解码处理，得到视频信号，然后，解码模块将该视频信号输出至显示单元进行显示。
在本发明实施例中，通过芯片内部的数字控制器的自动检测，判断某一lane数据是否出错，如果出错就翻转锁存时钟或者复位操作，以得到正确的数据。非常准确和快速解决数据错误问题，避免了屏幕显示出错，规避了芯片离散性和外界干扰带来的影响。
对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
本发明实施例还公开了一种信号处理芯片，包括：存储器，用于存储计算机程序；以及处理器，用于执行所述计算机程序，以实现上述方法实施例中的对接收的VBO信号进行处理的方法。
本发明实施例还公开了一种电视机，包括：显示器，用于显示视频信号；存储器，用于存储计算机程序；以及处理器，用于执行所述计算机程序，以实现上述方法实施例中的对接收的VBO信号进行处理的方法。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种对VBO信号进行处理的方法、信号处理芯片以及电视机进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种对接收的VBO信号进行处理的方法，其特征在于，包括：
对VBO信号进行解码，得到时钟信号和数据信号；
在所述时钟信号的第一电平跳变为第二电平时，锁存所述数据信号；
若锁存得到的数据存在错误，则对所述时钟信号作反相处理；
在反相处理后的时钟信号的第一电平跳变为第二电平时，锁存所述数据信号。
2.根据权利要求1所述的方法，其特征在于，根据以下步骤判断锁存得到的数据存在错误：
对锁存得到的数据进行比特转换；
若转换后的数据不符合预设格式，则所述数据存在错误。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
若锁存得到的数据不存在错误，则将所述数据信号解码为视频信号。
4.一种信号处理芯片，其特征在于，包括：
存储器，用于存储计算机程序；
以及处理器，用于执行所述计算机程序，以实现如权利要求1-3中任一项所述的对接收的VBO信号进行处理的方法。
5.一种电视机，其特征在于，包括：
显示器，用于显示视频信号；
存储器，用于存储计算机程序；
以及处理器，用于执行所述计算机程序，以实现如权利要求1-3中任一项所述的对接收的VBO信号进行处理的方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109068132B (zh) * 2018-08-22 2020-05-12 广州视源电子科技股份有限公司 一种vbo显示接口的测试方法、装置、设备和存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0921654A3 (en) * 1997-12-04 2003-07-09 Nec Corporation Digital PLL circuit and signal regeneration method
CN1540912A (zh) * 2003-04-23 2004-10-27 华为技术有限公司 调节采样时钟保障同步数据可靠接收的方法及其装置
CN103763090A (zh) * 2013-12-27 2014-04-30 北京格林伟迪科技有限公司 一种数据传输装置及方法
CN105681866A (zh) * 2016-01-04 2016-06-15 青岛海信信芯科技有限公司 一种vbo信号处理的方法及装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0921654A3 (en) * 1997-12-04 2003-07-09 Nec Corporation Digital PLL circuit and signal regeneration method
CN1540912A (zh) * 2003-04-23 2004-10-27 华为技术有限公司 调节采样时钟保障同步数据可靠接收的方法及其装置
CN103763090A (zh) * 2013-12-27 2014-04-30 北京格林伟迪科技有限公司 一种数据传输装置及方法
CN105681866A (zh) * 2016-01-04 2016-06-15 青岛海信信芯科技有限公司 一种vbo信号处理的方法及装置

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