CN216213419U - 一种芯片封装用多基岛碳化硅功率开关管 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 47
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 36
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000005538 encapsulation Methods 0.000 claims abstract description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 239000004411 aluminium Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000004593 Epoxy Substances 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 230000004075 alteration Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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Abstract
本实用新型涉及开关管技术领域,且公开了一种芯片封装用多基岛碳化硅功率开关管,包括封装外壳,所述封装外壳的内部设置有第一基岛、第二基岛、第三基岛和第四基岛,所述第一基岛的正面设置有碳化硅芯片,所述第二基岛的正面设置有硅基MOS芯片,所述第一基岛、第二基岛、第三基岛和第四基岛的侧表面均设置有外接引脚。该芯片封装用多基岛碳化硅功率开关管,通过将碳化硅芯片安装在第一基岛的正面,从而可以将其安装在尺寸较小的DFN5060封装内部,进而实现将产品进行小型化。
Description
技术领域
本实用新型涉及开关管技术领域,具体为一种芯片封装用多基岛碳化硅功率开关管。
背景技术
功率开关管能承受较大电流,漏电流较小,在一定条件下有较好饱和导通及截止特性,可不太考虑其放大性能,其控制极与基极电流大小或方向有关电流经集电极和发射极,方向具体要看是NPN还是PNP管,场效应管一般做电子开关用,控制与极性有关。
因DFN5060封装的尺寸较小,且DFN5060封装的小尺寸符合电源产品小型化的发展趋势,但是现有高压硅MOS(特指600V以上耐压,内阻小于400mohm的MOS)的晶圆面积较大,无法放进该封装内部,因此需要提出一种芯片封装用多基岛碳化硅功率开关管来解决上述所出现的问题。
实用新型内容
(一)解决的技术问题
针对现有技术的不足,本实用新型提供了一种芯片封装用多基岛碳化硅功率开关管,具备将碳化硅芯片安装在基岛上,进而可以将其装入尺寸较小的DFN5060封装内部,进而可以符合电源产品小型化的发展趋势等优点,解决了现有高压硅MOS的晶圆面积较大,无法放进该封装内部的问题。
(二)技术方案
为实现上述目的,本实用新型提供如下技术方案:一种芯片封装用多基岛碳化硅功率开关管,包括封装外壳,所述封装外壳的内部设置有第一基岛、第二基岛、第三基岛和第四基岛,所述第一基岛的正面设置有碳化硅芯片,所述第二基岛的正面设置有硅基MOS芯片,所述第一基岛、第二基岛、第三基岛和第四基岛的侧表面均设置有外接引脚。
优选的,所述第一基岛位于封装外壳内部的右侧,所述第二基岛、第三基岛和第四基岛均位于封装外壳内部的左侧,所述第一基岛位于第二基岛的右侧,通过该排列方式,从而便于将其装入封装外壳内部。
优选的,所述第一基岛的右侧设置有四个外接引脚,所述第二基岛的左侧设置有两个外接引脚,所述第三基岛和第四基岛的左侧均设置有一个外接引脚,通过外接引脚可以将基岛与外部的电子元件进行连通。
优选的,所述碳化硅芯片通过连接线与第二基岛和第四基岛连接,所述硅基MOS芯片通过连接线与第三基岛和第四基岛连接,所述连接线材质采用铜线或铝线,所述第一基岛、第二基岛、第三基岛和第四基岛均采用可导电金属材质,进而通过连接线可以将基岛与碳化硅芯片和硅基MOS芯片连通。
优选的,所述外接引脚的一端位于封装外壳的外部,所述外接引脚与封装外壳的内部固定,进而可以对外接引脚的连接处进行密封。
与现有技术相比,本实用新型提供了一种芯片封装用多基岛碳化硅功率开关管,具备以下有益效果:
1、该芯片封装用多基岛碳化硅功率开关管,通过将碳化硅芯片安装在第一基岛的正面,从而可以将其安装在尺寸较小的DFN5060封装内部,进而实现将产品进行小型化。
2、该芯片封装用多基岛碳化硅功率开关管,通过第一基岛、第二基岛、第三基岛、第四基岛、碳化硅芯片和硅基MOS芯片之间的相互配合,通过碳化硅芯片使得该装置可以工作在更高的运行频率上,且碳化硅可以承受更高的温度,从而使得该装置在运行时更加稳定。
3、该芯片封装用多基岛碳化硅功率开关管,通过环氧树脂的作用,先将安装好的芯片和基岛放入模具中,然后将环氧树脂软化并注入到模具内部,从而可以通过环氧树脂对基岛和芯片进行覆盖,然后再将环氧树脂进行硬化,形成封装外壳,从而可以对芯片和连接线进行保护,防止水汽进入而造成短路现象。
附图说明
图1为本实用新型俯视结构剖视图;
图2为本实用新型仰视结构剖视图;
图3为本实用新型俯视结构示意图;
图4为本实用新型连接线的另一种连接状态结构示意图。
其中:1、封装外壳;2、连接线;3、第一基岛;4、第二基岛;5、第三基岛;6、第四基岛;7、碳化硅芯片;8、硅基MOS芯片;9、外接引脚。
具体实施方式
下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
请参阅图1-4,一种芯片封装用多基岛碳化硅功率开关管,包括封装外壳1,封装外壳1的材质为环氧树脂,封装外壳1的内部设置有第一基岛3、第二基岛4、第三基岛5和第四基岛6,第一基岛3位于封装外壳1内部的右侧,第二基岛4、第三基岛5和第四基岛6均位于封装外壳1内部的左侧,第一基岛3位于第二基岛4的右侧,第一基岛3的正面设置有碳化硅芯片7,第二基岛4的正面设置有硅基MOS芯片8,第一基岛3、第二基岛4、第三基岛5和第四基岛6的侧表面均设置有外接引脚9,第一基岛3的右侧设置有四个外接引脚9,第二基岛4的左侧设置有两个外接引脚9,第三基岛5和第四基岛6的左侧均设置有一个外接引脚9,外接引脚9的一端位于封装外壳1的外部,所述外接引脚9与封装外壳1的内部固定,通过外接引脚9可以将外部的电子元件与该装置内部的多个基岛进行连接,碳化硅芯片7通过连接线2与第二基岛4和第四基岛6连接,硅基MOS芯片8通过连接线2与第三基岛5和第四基岛6连接,连接线2材质采用铜线或铝线,连接线2的数量为多个,且可以根据导通电流对连接线的数量进行调整,另一种连接线2的连接方式如图4所示,图4上连接线2与各个基岛的连接方式为根据导通电流进行调整后的连接图,其连接线2的连接方式与图1中的连接方式有所区别,碳化硅芯片7和硅基MOS芯片8各设有四个连接线2,第一基岛3、第二基岛4、第三基岛5和第四基岛6均采用可导电金属材质。
第四基岛6位于第二基岛4的下方,碳化硅芯片7包含门极、集电极和源极,硅基MOS芯片8也包含门极、集电极和源极,碳化硅芯片7的集电极焊接在第一基岛3的正面,碳化硅芯片7的源极通过连接线2与第二基岛4的正面连接,碳化硅芯片7的门极通过连接线2与第四基岛6的正面连接,硅基MOS芯片8的集电极焊接在第二基岛4的正面,硅基MOS芯片8的源极通过连接线2与第四基岛6的正面连接,硅基MOS芯片8的门极通过连接线2与第三基岛5的正面连接,碳化硅功率开关管具备与硅基MOS类似的功能,通过对该装置进行电压驱动,使得电压驱动信号可以从第三基岛5输入,导通电流从第一基岛3流入,并从第四基岛6流出,或者从第四基岛6流入,从第一基岛3流出,第三基岛5的驱动信号用于控制是否开通或者关断上述中电流流通的路径,因DFN5060封装的尺寸较小,而现有高压硅MOS的晶圆面积较大,无法放进该封装内部,进而通过将碳化硅芯片7安装在第一基岛3的正面,且通过该排列方式,从而可以装进DFN5060的封装内,且通过该装置在DFN5060封装中的实现,从而可以在进行电源小型化设计时更优的电子元器件选择,同时碳化硅功率开关管比之传统的硅基功率开关管能工作在更高的运行频率上,而且碳化硅能承受更高的结温,提升了工作效率。
在使用时,现将碳化硅芯片7安装在第一基岛3的正面,然后将硅基MOS芯片8安装在第二基岛4的正面,且通过连接线2将碳化硅芯片7与第二基岛4和第四基岛6连接,同时通过连接线2将硅基MOS芯片8与第三基岛5和第四基岛6连接,并将八个外接引脚9分别与第一基岛3、第二基岛4、第三基岛5和第四基岛6连接,当芯片和基岛之间安装连接完成后,将其放入到模具的内部,然后将环氧树脂进行软化并注入到模具的内部,通过环氧树脂可以将第一基岛3、第二基岛4、第三基岛5、第四基岛6、碳化硅芯片7、硅基MOS芯片8和连接线2进行覆盖包裹起来,且通过环氧树脂冷却成型,可以形成封装外壳1,从进而实现将第一基岛3、第二基岛4、第三基岛5和第四基岛6固定在封装外壳1的内部,并对外接引脚9处进行密封,并且可以对碳化硅芯片7、硅基MOS芯片8和连接线2进行保护,防止外界的水气进入该装置的内部造成现短路现象。
尽管已经示出和描述了本实用新型的实施例,对于本领域的普通技术人员而言,可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型,本实用新型的范围由所附权利要求及其等同物限定。
Claims (5)
1.一种芯片封装用多基岛碳化硅功率开关管,包括封装外壳(1),其特征在于:所述封装外壳(1)的内部设置有第一基岛(3)、第二基岛(4)、第三基岛(5)和第四基岛(6),所述第一基岛(3)的正面设置有碳化硅芯片(7),所述第二基岛(4)的正面设置有硅基MOS芯片(8),所述第一基岛(3)、第二基岛(4)、第三基岛(5)和第四基岛(6)的侧表面均设置有外接引脚(9)。
2.根据权利要求1所述的一种芯片封装用多基岛碳化硅功率开关管,其特征在于:所述第一基岛(3)位于封装外壳(1)内部的右侧,所述第二基岛(4)、第三基岛(5)和第四基岛(6)均位于封装外壳(1)内部的左侧,所述第一基岛(3)位于第二基岛(4)的右侧。
3.根据权利要求1所述的一种芯片封装用多基岛碳化硅功率开关管,其特征在于:所述第一基岛(3)的右侧设置有四个外接引脚(9),所述第二基岛(4)的左侧设置有两个外接引脚(9),所述第三基岛(5)和第四基岛(6)的左侧均设置有一个外接引脚(9)。
4.根据权利要求1所述的一种芯片封装用多基岛碳化硅功率开关管,其特征在于:所述碳化硅芯片(7)通过连接线(2)与第二基岛(4)和第四基岛(6)连接,所述硅基MOS芯片(8)通过连接线(2)与第三基岛(5)和第四基岛(6)连接,所述连接线(2)材质采用铜线或铝线,所述第一基岛(3)、第二基岛(4)、第三基岛(5)和第四基岛(6)均采用可导电金属材质。
5.根据权利要求3所述的一种芯片封装用多基岛碳化硅功率开关管,其特征在于:所述外接引脚(9)的一端位于封装外壳(1)的外部,所述外接引脚(9)与封装外壳(1)的内部固定。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202122413027.1U CN216213419U (zh) | 2021-10-08 | 2021-10-08 | 一种芯片封装用多基岛碳化硅功率开关管 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202122413027.1U CN216213419U (zh) | 2021-10-08 | 2021-10-08 | 一种芯片封装用多基岛碳化硅功率开关管 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN216213419U true CN216213419U (zh) | 2022-04-05 |
Family
ID=80861173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202122413027.1U Expired - Fee Related CN216213419U (zh) | 2021-10-08 | 2021-10-08 | 一种芯片封装用多基岛碳化硅功率开关管 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN216213419U (zh) |
-
2021
- 2021-10-08 CN CN202122413027.1U patent/CN216213419U/zh not_active Expired - Fee Related
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---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
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