CN213635960U - 高效能保护型器件 - Google Patents
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Abstract
本实用新型公开一种高效能保护型器件，包括由环氧封装体包覆的芯片基板、第一芯片组和第二芯片组，所述第一芯片组、第二芯片组叠置于芯片基板上，所述芯片基板的一端自环氧封装体内向外伸出作为第一端子，位于环氧封装体内的该芯片基板的另一端通过一第一连接片与第一芯片组的上层电极连接，一端位于所述第一芯片组与第二芯片组之间的第二连接片的两个表面对应与第一芯片组的下层电极、第二芯片组的上层电极电连接，所述第一芯片组的下层电极与第二连接片的上表面之间通过一焊锡层连接，所述第二连接片的上表面上并位于焊锡层的外侧开有一条形沟槽。本实用新型既提高了对芯片定位的精度，又可以避免器件内部结构碰触到一起造成短路的风险。
Description
技术领域
本实用新型涉及功率半导体产品技术领域，特别涉及一种高效能保护型器件。
背景技术
近年来功率半导体产品小型化、轻量化发展的趋势越来越显著。对于并联结构的产品，现有封装结构通常把芯片并排放置，受限于产品长宽尺寸，难以封装更大尺寸的芯片，限制了产品功率密度的提升。
实用新型内容
本实用新型目的是提供一种高效能保护型器件，该高效能保护型器件既提高了对芯片定位的精度，又可以避免器件内部结构碰触到一起造成短路的风险。
为达到上述目的，本实用新型采用的技术方案是：一种高效能保护型器件，包括由环氧封装体包覆的芯片基板、第一芯片组和第二芯片组，所述第一芯片组、第二芯片组叠置于芯片基板上，所述第二芯片组位于第一芯片组下方且该第二芯片组的下层电极与芯片基板电连接；
所述芯片基板的一端自环氧封装体内向外伸出作为第一端子，位于环氧封装体内的该芯片基板的另一端通过一第一连接片与第一芯片组的上层电极连接，所述第一连接片远离第一芯片组的一端向下折弯并与芯片基板连接；
一端位于所述第一芯片组与第二芯片组之间的第二连接片的两个表面对应与第一芯片组的下层电极、第二芯片组的上层电极电连接，所述第二连接片的另一端向下折弯并与一基板连接，此基板远离第二连接片的一端自环氧封装体内向外伸出作为第二端子；
所述第一芯片组的下层电极与第二连接片的上表面之间通过一焊锡层连接，所述第二连接片的上表面上并位于焊锡层的外侧开有至少一个条形沟槽。
上述技术方案中进一步改进的方案如下：
1. 上述方案中，所述条形沟槽位于焊锡层靠近基板的一侧。
2. 上述方案中，2个所述条形沟槽平行间隔设置。
3. 上述方案中，靠近焊锡层的条形沟槽的深度大于远离焊锡层的条形沟槽的深度。
4. 上述方案中，所述第一芯片组、第二芯片组均由至少两颗芯片通过焊锡焊接而成。
由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：
本实用新型高效能保护型器件，其将两颗芯片或芯片组堆叠放置，再通过两个连接片实现电路的并联，充分利用三维空间、增加产品的厚度，实现对大功率芯片的封装的同时，降低芯片的结构应力以及在热应力下发生损伤的风险；进一步的，第一芯片组的下层电极与第二连接片的上表面之间通过一焊锡层连接，所述第二连接片的上表面上并位于焊锡层的外侧开有至少一个条形沟槽，沟槽结构的设置，可以有效防止芯片组在高温焊接过程中发生较大的位置偏移，既提高了对芯片定位的精度，又可以避免器件内部结构碰触到一起造成短路的风险。
附图说明
附图1为本实用新型高效能保护型器件的结构示意图；
附图2为图1的结构剖视图；
附图3为图2中A处结构放大图。
以上附图中：1、环氧封装体；2、芯片基板；21、第一端子；3、第一芯片组；4、第二芯片组；5、第一连接片；6、第二连接片；7、基板；71、第二端子；9、焊锡层；10、条形沟槽。
具体实施方式
在本专利的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利的具体含义。
实施例1：一种高效能保护型器件，包括由环氧封装体1包覆的芯片基板2、第一芯片组3和第二芯片组4，所述第一芯片组3、第二芯片组4叠置于芯片基板2上，所述第二芯片组4位于第一芯片组3下方且该第二芯片组4的下层电极与芯片基板2电连接；
所述芯片基板2的一端自环氧封装体1内向外伸出作为第一端子21，位于环氧封装体1内的该芯片基板2的另一端通过一第一连接片5与第一芯片组3的上层电极连接，所述第一连接片5远离第一芯片组3的一端向下折弯并与芯片基板2连接；
一端位于所述第一芯片组3与第二芯片组4之间的第二连接片6的两个表面对应与第一芯片组3的下层电极、第二芯片组4的上层电极电连接，所述第二连接片6的另一端向下折弯并与一基板7连接，此基板7远离第二连接片6的一端自环氧封装体1内向外伸出作为第二端子71；
所述第一芯片组3的下层电极与第二连接片6的上表面之间通过一焊锡层9连接，所述第二连接片6的上表面上并位于焊锡层9的外侧开有至少一个条形沟槽10。
2个上述条形沟槽10平行间隔设置；靠近焊锡层9的条形沟槽10的深度大于远离焊锡层9的条形沟槽10的深度；
上述条形沟槽10位于焊锡层9靠近基板7的一侧；上述第一芯片组3、第二芯片组4均由至少两颗芯片通过焊锡焊接而成。
实施例2：一种高效能保护型器件，包括由环氧封装体1包覆的芯片基板2、第一芯片组3和第二芯片组4，所述第一芯片组3、第二芯片组4叠置于芯片基板2上，所述第二芯片组4位于第一芯片组3下方且该第二芯片组4的下层电极与芯片基板2电连接；
所述芯片基板2的一端自环氧封装体1内向外伸出作为第一端子21，位于环氧封装体1内的该芯片基板2的另一端通过一第一连接片5与第一芯片组3的上层电极连接，所述第一连接片5远离第一芯片组3的一端向下折弯并与芯片基板2连接；
一端位于所述第一芯片组3与第二芯片组4之间的第二连接片6的两个表面对应与第一芯片组3的下层电极、第二芯片组4的上层电极电连接，所述第二连接片6的另一端向下折弯并与一基板7连接，此基板7远离第二连接片6的一端自环氧封装体1内向外伸出作为第二端子71；
所述第一芯片组3的下层电极与第二连接片6的上表面之间通过一焊锡层9连接，所述第二连接片6的上表面上并位于焊锡层9的外侧开有至少一个条形沟槽10。
上述第一连接片5上开有供第二连接片6穿过的避位通孔，或者上述第二连接片6上开有供第一连接片5穿过的避位通孔。
采用上述高效能保护型器件时，其将两颗芯片或芯片组堆叠放置，再通过两个连接片实现电路的并联，充分利用三维空间、增加产品的厚度，实现对大功率芯片的封装的同时，降低芯片的结构应力以及在热应力下发生损伤的风险；进一步的，沟槽结构的设置，可以有效防止芯片组在高温焊接过程中发生较大的位置偏移，既提高了对芯片定位的精度，又可以避免器件内部结构碰触到一起造成短路的风险。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (5)
1.一种高效能保护型器件，其特征在于：包括由环氧封装体（1）包覆的芯片基板（2）、第一芯片组（3）和第二芯片组（4），所述第一芯片组（3）、第二芯片组（4）叠置于芯片基板（2）上，所述第二芯片组（4）位于第一芯片组（3）下方且该第二芯片组（4）的下层电极与芯片基板（2）电连接；
所述芯片基板（2）的一端自环氧封装体（1）内向外伸出作为第一端子（21），位于环氧封装体（1）内的该芯片基板（2）的另一端通过一第一连接片（5）与第一芯片组（3）的上层电极连接，所述第一连接片（5）远离第一芯片组（3）的一端向下折弯并与芯片基板（2）连接；
一端位于所述第一芯片组（3）与第二芯片组（4）之间的第二连接片（6）的两个表面对应与第一芯片组（3）的下层电极、第二芯片组（4）的上层电极电连接，所述第二连接片（6）的另一端向下折弯并与一基板（7）连接，此基板（7）远离第二连接片（6）的一端自环氧封装体（1）内向外伸出作为第二端子（71）；
所述第一芯片组（3）的下层电极与第二连接片（6）的上表面之间通过一焊锡层（9）连接，所述第二连接片（6）的上表面上并位于焊锡层（9）的外侧开有至少一个条形沟槽（10）。
2.根据权利要求1所述的高效能保护型器件，其特征在于：所述条形沟槽（10）位于焊锡层（9）靠近基板（7）的一侧。
3.根据权利要求1或2所述的高效能保护型器件，其特征在于：2个所述条形沟槽（10）平行间隔设置。
4.根据权利要求3所述的高效能保护型器件，其特征在于：靠近焊锡层（9）的条形沟槽（10）的深度大于远离焊锡层（9）的条形沟槽（10）的深度。
5.根据权利要求1或2所述的高效能保护型器件，其特征在于：所述第一芯片组（3）、第二芯片组（4）均由至少两颗芯片通过焊锡焊接而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202022740577.XU CN213635960U (zh) | 2020-11-24 | 2020-11-24 | 高效能保护型器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202022740577.XU CN213635960U (zh) | 2020-11-24 | 2020-11-24 | 高效能保护型器件 |
Publications (1)
| Publication Number | Publication Date |
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| CN213635960U true CN213635960U (zh) | 2021-07-06 |
Family
ID=76635964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202022740577.XU Active CN213635960U (zh) | 2020-11-24 | 2020-11-24 | 高效能保护型器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN213635960U (zh) |
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2020
- 2020-11-24 CN CN202022740577.XU patent/CN213635960U/zh active Active
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