CN213519942U - 一种氮化镓器件的封装结构 - Google Patents

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Abstract

本实用新型属于半导体功率器件的封装技术领域，尤其涉及一种氮化镓器件的封装结构，包括一基板、一氮化镓芯片以及一硅芯片；还包括；背板，设置于基板上，背板背向基板的一面设有两个沟槽，分别用于放置氮化镓芯片和硅芯片，两个沟槽部分交叉，以使硅芯片与氮化镓芯片部分接触。本实用新型的技术方案具有如下优点或有益效果：提供一种氮化镓器件的封装结构，通过在一块背板上设置两个沟槽即可实现对氮化镓器件的封装，降低封装成本及风险；同时，沟槽结构使得背板与芯片的背部结合更紧密，增强了对芯片的散热能力；此外，本实用新型的氮化镓芯片和硅芯片之间无需通过打线连接，避免了打线引入的电阻。

Description

一种氮化镓器件的封装结构
技术领域
本实用新型属于半导体功率器件的封装技术领域，尤其涉及一种氮化镓器件的封装结构，以实现降低氮化镓器件的寄生电阻。
背景技术
在半导体领域中，氮化镓(GaN)器件属于宽禁带半导体器件，禁带宽度为3.4eV，而传统硅器件的禁带宽度只有1.12eV。由于氮化镓器件的禁带宽带较大，因此具有耐高压、耐高温等优点，逐渐占据了电力电子领域中的多个应用领域。
常规的GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)功率器件是一种常开型器件，需要在GaN器件的栅极上施加负压才能关断源漏沟道，这种负压关断的形式较难直接应用于目前现有的电路拓扑结构中。如图1所示，设置一个低压的NMOS管，使得NMOS管的漏极与GaN器件的源极相连，NMOS管的源极与GaN器件的栅极相连，这样形成一个共源共栅级联结构。这种共源共栅级联结构通过控制NMOS管的栅极开关，来控制整体结构的开和关，以整体封装的形式实现了GaN器件的常关特征。
但上述共源共栅级联结构的封装结构存在一些缺陷，如图2所示，现有技术中的共源共栅级联结构需要多个背板(背板1、背板2、背板3)，其中，背板2用于对GaN器件进行固定和散热，背板3用于对NMOS管进行固定和散热，背板1设置于背板2和背板3之间，用于隔绝背板2和背板3的电学特征，且NMOS管和GaN器件之间因通过打线相连而存在线阻。上述封装结构使得现有的氮化镓器件封装成本较高、风险较大，且寄生电阻高。
发明内容
针对现有技术中存在的上述问题，现提供一种氮化镓器件的封装结构。
具体技术方案如下：
本实用新型包括一种氮化镓器件的封装结构，包括一基板、一氮化镓芯片以及一硅芯片；还包括：
一背板，设置于所述基板上，所述背板背向所述基板的一面设有两个沟槽，分别用于放置所述氮化镓芯片和所述硅芯片，两个所述沟槽部分交叉，以使所述硅芯片与所述氮化镓芯片部分接触。
优选的，两个所述沟槽包括一第一沟槽和一第二沟槽，所述第一沟槽用于放置所述硅芯片，所述第二沟槽用于放置所述氮化镓芯片；
所述第一沟槽的深度小于所述第二沟槽的深度，以使所述硅芯片的背面与所述氮化镓芯片的正面接触。
优选的，所述硅芯片背面的漏极与所述氮化镓芯片正面的源极之间通过导电银胶相连。
优选的，所述封装结构还包括一第一卡位边框，设置于所述第一沟槽上，并与所述第一沟槽的形状及尺寸适配，用于限制所述硅芯片的放置位置。
优选的，所述封装结构还包括一第二卡位边框，设置于所述第二沟槽上，并与所述第二沟槽的形状及尺寸适配，用于限制所述氮化镓芯片的放置位置。
优选的，所述背板的材质为铜。
优选的，所述硅芯片为NMOS管，所述NMOS管的漏极与所述氮化镓芯片的源极连接，所述NMOS管的源极与所述氮化镓芯片的栅极连接。
本实用新型的技术方案具有如下优点或有益效果：提供一种氮化镓器件的封装结构，通过在一块背板上设置两个沟槽即可实现对氮化镓器件的封装，降低封装成本及风险；同时，沟槽结构使得背板与芯片的背部结合更紧密，增强了对芯片的散热能力；此外，本实用新型的氮化镓芯片和硅芯片之间无需通过打线连接，避免了打线引入的电阻。
附图说明
图1为现有技术中的共源共栅级联结构氮化镓器件的电路原理图；
图2为现有技术中的氮化镓器件的封装结构示意图；
图3为本实用新型实施例中的背板的结构示意图；
图4为本实用新型实施例中的氮化镓器件的封装结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本实用新型作进一步说明，但不作为本实用新型的限定。
本实用新型提供一种氮化镓器件的封装结构，如图3和图4所示，包括一基板4、一氮化镓芯片GaN以及一硅芯片，本实施例中的硅芯片优选为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)，NMOS的漏极与GaN的源极连接，NMOS的源极与GaN的栅极连接；还包括：
背板5，设置于基板4上，背板5背向基板4的一面设有两个沟槽501、502，分别用于放置GaN和NMOS，两个沟槽部分交叉，以使NMOS与氮化GaN部分接触。
具体地，通过上述技术方案，通过在背板5上设置两个沟槽分别对GaN和NMOS进行固定，可以减少背板的数量，仅需一块背板即可实现对两个芯片的固定，相对于现有技术中使用多块背板，降低了封装的成本和复杂度。本实施例中的背板的材质优选为铜，除了对GaN和NMOS起到固定的作用，还对其产生散热的作用。需要说明的是，通过沟槽结构使得背板与芯片的背部结合更紧密，增强了对GaN和NMOS的散热能力，提升了芯片的性能。
在一种较优的实施例中，两个沟槽包括一第一沟槽501和一第二沟槽502，第一沟槽501用于放置NMOS，第二沟槽用于放置GaN；
第一沟槽501的深度小于第二沟槽502的深度，以使NMOS的背面与GaN的正面接触；
NMOS背面的漏极与GaN正面的源极之间通过导电银胶相连。
具体地，在本实施例中，NMOS的漏极设置在背面，GaN的源极pad设置在正面，在封装过程中，将NMOS放置在较浅的第一沟槽501中，将GaN放置在较深的第二沟槽502中，使得NMOS的漏极位于GaN的源极的上方并与之对应，再将导电银胶涂覆于NMOS的漏极和GaN的源极之间，使得两者之间电连接，最后采用注塑材料(Molding Compound)对完成了芯片焊接的氮化镓器件的框架执行注塑工艺，将氮化镓器件的框架塑封起来。通过上述技术方案，取代了现有技术中的打线连接方式，避免因打线连接而形成的线阻，降低了氮化镓器件的寄生电阻。
在一种较优的实施例中，如图3所示，封装结构还包括一第一卡位边框，设置于第一沟槽501上，并与第一沟槽的形状及尺寸适配，用于限制NMOS的放置位置，以防止NMOS错位；封装结构还包括一第二卡位边框，设置于第二沟槽502上，并与第二沟槽的形状及尺寸适配，用于限制GaN的放置位置，以防止GaN错位。
本实用新型的实施例的有益效果在于：提供一种氮化镓器件的封装结构，通过在一块背板上设置两个沟槽即可实现对氮化镓器件的封装，降低封装成本及风险；同时，沟槽结构使得背板与芯片的背部结合更紧密，增强了对GaN和NMOS的散热能力；此外，本实用新型的GaN和NMOS之间无需通过打线连接，避免了打线引入的电阻。
以上所述仅为本实用新型较佳的实施例，并非因此限制本实用新型的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本实用新型说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本实用新型的保护范围内。

Claims (7)

1.一种氮化镓器件的封装结构，包括一基板、一氮化镓芯片以及一硅芯片；其特征在于，还包括：
一背板，设置于所述基板上，所述背板背向所述基板的一面设有两个沟槽，分别用于放置所述氮化镓芯片和所述硅芯片，两个所述沟槽部分交叉，以使所述硅芯片与所述氮化镓芯片部分接触。
2.根据权利要求1所述的封装结构，其特征在于，两个所述沟槽包括一第一沟槽和一第二沟槽，所述第一沟槽用于放置所述硅芯片，所述第二沟槽用于放置所述氮化镓芯片；
所述第一沟槽的深度小于所述第二沟槽的深度，以使所述硅芯片的背面与所述氮化镓芯片的正面接触。
3.根据权利要求2所述的封装结构，其特征在于，所述硅芯片背面的漏极与所述氮化镓芯片正面的源极之间通过导电银胶相连。
4.根据权利要求2所述的封装结构，其特征在于，所述封装结构还包括一第一卡位边框，设置于所述第一沟槽上，并与所述第一沟槽的形状及尺寸适配，用于限制所述硅芯片的放置位置。
5.根据权利要求2所述的封装结构，其特征在于，所述封装结构还包括一第二卡位边框，设置于所述第二沟槽上，并与所述第二沟槽的形状及尺寸适配，用于限制所述氮化镓芯片的放置位置。
6.根据权利要求1所述的封装结构，其特征在于，所述背板的材质为铜。
7.根据权利要求1所述的封装结构，其特征在于，所述硅芯片为NMOS管，所述NMOS管的漏极与所述氮化镓芯片的源极连接，所述NMOS管的源极与所述氮化镓芯片的栅极连接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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