CN212933294U - 一种高集成的数据处理板卡 - Google Patents

Abstract

本实用新型提供一种高集成的数据处理板卡，所述板卡包括：第一连接器、第二连接器、数据处理器、随机存储器、外部存储器、JATG连接器、RMII总线接口、以太网PHY模块、LCD接口和电源模块；所述随机存储器与所述数据处理器相连，所述外部存储器与所述数据处理器相连，所述数据处理器用于将所述外部存储器中的程序加载到所述随机存储器中进行运行；所述数据处理器通过所述JATG连接器使用时与外部JATG相连，所述数据处理器通过RMII总线接口与所述以太网PHY模块相连，所述数据处理器通过所述LCD接口使用时与外部LCD显示屏相连；解决现有技术中数据处理板卡体积大和集成度低、功耗大、的问题，满足用户的实际需求。

Description

一种高集成的数据处理板卡

技术领域

本实用新型涉及核心板技术领域，尤其涉及一种高集成的数据处理板卡。

背景技术

高集成的数据处理板卡是工业控制中检查设备上的处理单元，主要用于数据信息的传输、存储和处理。目前市场上存在的高集成的数据处理板卡功能集成度低，只能实现最小系统的硬件功能，并且电源电路设计复杂，功耗大，增加了核心板的体积；而其他常用功能需要在底板上通过芯片和电路来实现，对应用核心板来开发底板的客户而言，增加了底板的开发难度和开发工作量，不能满足用户的需求。

实用新型内容

针对现有技术中所存在的不足，本实用新型的提供的一种高集成的数据处理板卡，其解决现有技术中数据处理板卡的体积大和集成度低、功耗大的问题，满足用户的实际需求。

本实用新型提供一种高集成的数据处理板卡，所述板卡包括：第一连接器、第二连接器、数据处理器、随机存储器、外部存储器、JATG连接器、RMII总线接口、以太网PHY模块、LCD接口和电源模块；所述随机存储器通过控制总线、地址总线和数据总线与所述数据处理器相连，所述外部存储器与所述数据处理器相连，所述数据处理器用于将所述外部存储器中的程序加载到所述随机存储器中进行运行；所述数据处理器通过所述JATG连接器使用时与外部JATG相连，所述数据处理器通过RMII总线接口与所述以太网PHY模块相连，所述数据处理器通过所述LCD接口使用时与外部LCD显示屏相连；所述第一连接器与所述数据处理器相连，用于使外部设备与所述数据处理器相连；所述第二连接器与所述电源模块相连，用于使外接电源为所述电源模块提供输入电源。

可选地，所述外部存储器包括：NAND_FLASH存储器和SPI_FLASH存储器；所述NAND_FLASH存储器的片选信号、复位信号、读写使能、数据总线和地址总线与所述数据处理器相连；所述SPI_FLASH存储器的片选信号、复位信号、读写使能、数据总线和地址总线与所述数据处理器相连。

可选地，所述电源模块包括：电源管理芯片、第一电感、第一电阻和第二电阻；所述电源管理芯片的电源输入端使用时通过所述第二连接器与所述外接电源相连，所述电源管理芯片的第一输出端与所述第一电感的第一端相连，所述第一电感的第二端为所述电源模块的第一输出端；所述第一电阻的第一端与所述第一电感的第二端相连，所述第一电阻的第二端与所述第二电阻的第一端相连，所述第二电阻的第二端接地。

可选地，所述电源模块还包括：第二电感、第三电阻和第四电阻；所述第二电感的第一端与所述电源管理芯片的第二输出端相连，所述第二电感的第二端为所述电源模块的第二输出端，所述第三电阻的第一端与所述第二电感的第二端相连，所述第三电阻的第二端与所述第四电阻的第一端相连，所述第四电阻的第二端接地。

可选地，所述电源模块还包括：第一电解电容、第二电解电容、第三电解电容、第四电容、第五电解电容和第六电解电容；所述第一电解电容的正极端、所述第二电解电容的正极端分别与所述电源管理芯片的输入端相连，所述第三电解电容的正极端、所述第四电容的第一端分别与所述第一电感的第二端相连，所述第五电解电容的正极端、所述第六电解电容的正极端分别与所述第二电感的第二端相连，所述第一电解电容的负极端、所述第二电解电容的负极端、所述第三电解电容的负极端、所述第四电容的第二端、所述第五电解电容的负极端和所述第六电解电容的负极端接地。

可选地，所述电源管理芯片型号为：MP2122GJ。

可选地，所述第一连接器的引脚1到引脚12为12位地址总线，引脚13到引脚28为16位数据总线，引脚29为片选信号，引脚31为读信号，引脚32为总线等待，引脚33为TTL串口收，引脚34为TTL串口发，引脚35为调试串口收，引脚36为调试串口发，引脚37为调试以太网发-，引脚38为调试以太网发+，引脚39为调试以太网收-，引脚40为调试以太网收+。

可选地，所述第二连接器的引脚1和引脚2为电源接口，引脚3、引脚5、引脚7、引脚9、引脚11、引脚13为JTAG接口，引脚4、引脚16为信号地，引脚6为中断、GPIO、FPGA配置接口，引脚8、引脚10、引脚12为SPI、GPIO和FPGA配置接口，引脚14为SPI、GPIO配置接口，引脚15为复位信号，引脚17为USB数据+，引脚18为USB数据-，引脚19为TTL串口收，引脚20为TTL串口发，引脚21到引脚40为LCD显示接口。

可选地，所述数据处理器为：AT91SAM9G45。

可选地，所述以太网PHY模块包括：有源晶振、变压器和以太网PHY芯片；所述有源晶振与所述以太网PHY芯片的时钟信号端相连，所述以太网PHY芯片通过所述变压器与所述第一连接器相连。

相比于现有技术，本实用新型具有如下有益效果：

1、本实用新型是基于ARM926E核心工业级处理器设计而成的一款通用ARM嵌入式核心处理器模块，拥有丰富的内部资源，可稳定运行在400MHz主频上。本核心板采用8层PCB板工艺，具有良好的电气性能和抗干扰性能；集成了DDR内存以及NAND FLASH、以太网接口、串口、SPI、USB等外设接口，提高了核心板的应用。

2、本实用新型支持CPU直接配置FPGA，方便用户升级，节省二次开发的成本。

3、本实用新型提供的数据处理板卡集成度高、体积小、功耗低、重量轻、运行速度快，能够在振动、低温、高温和电磁干扰等恶劣环境下可靠工作。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1所示为本实用新型实施例提供的一种高集成的数据处理板卡的结构示意图；

图2所示为本实用新型实施例提供的一种电源模块的电路图示意图；

图3所示为本实用新型实施例提供的一种以太网PHY模块的电路示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。本实用新型实例中相同标号的功能单元具有相同和相似的结构和功能。

实施例一

图1所示为本实用新型实施例提供的一种高集成的数据处理板卡的结构示意图，如图1所示，本实施例提供的高集成的数据处理板卡包括：

第一连接器、第二连接器、数据处理器、随机存储器、外部存储器、JATG连接器、RMII总线接口、以太网PHY模块、LCD接口和电源模块；

所述随机存储器通过控制总线、地址总线和数据总线与所述数据处理器相连，所述外部存储器与所述数据处理器相连，所述数据处理器用于将所述外部存储器中的程序加载到所述随机存储器中进行运行；

所述数据处理器通过所述JATG连接器使用时与外部JATG相连，所述数据处理器通过RMII总线接口与所述以太网PHY模块相连，所述数据处理器通过所述LCD接口使用时与外部LCD显示屏相连；

所述第一连接器与所述数据处理器相连，用于使外部设备与所述数据处理器相连；所述第二连接器与所述电源模块相连，用于使外接电源为所述电源模块提供输入电源。

在本实用新型的实施例中，所述外部存储器包括：NAND_FLASH存储器和SPI_FLASH存储器；所述NAND_FLASH存储器的片选信号、复位信号、读写使能、数据总线和地址总线与所述数据处理器相连；所述SPI_FLASH存储器的片选信号、复位信号、读写使能、数据总线和地址总线与所述数据处理器相连。

在本实用新型的实施例中，所述数据处理器为：AT91SAM9G45。

在本实用新型的实施例中，所述以太网PHY模块包括：有源晶振、变压器和以太网PHY芯片；所述有源晶振与所述以太网PHY芯片的时钟信号端相连，所述以太网PHY芯片通过所述变压器与所述第一连接器相连。

需要说明的是，随机存储器为DDR存储器，由电源模块输出的1.8V供电，控制总线、地址总线、数据总线与所述数据处理器连接，DDR按照行、列来确定某个具体的存储区域。因此就有行地址和列地址之分，行地址和列地址共同复用同一组地址线，要访问某一个地址区域，必须要发送行地址和列地址。处理器上电后将NAND_FLASH或SPI_FLASH中的代码加载到DDR中运行。

在本实施例中，所述数据处理器与所述以太网PHY模块通过RMII总线接口通信，接收并处理网络数据，所述以太网PHY模块包括DP83848K芯片，所述DP83848K芯片的ETH_TXD0、ETH_TXD1、ETH_RXD0、ETH_RXD1、ETH_TXEN、ETH_RXDV、ETH_MDC、ETH_RXER、CLK50M、ETH_MDIO、CPU_RESET#与所述数据处理器连接并通信，其中PHY芯片外接50M有源晶振。

在本实施例中，NAND_FLASH存储器由电源3.3V供电，片选信号、复位信号、读写使能、数据总线和地址线总线均与9G45处理器连接，作为外部存储设备使用。可以通过硬件选择处理器上电启动方式，若选择为NAND_FLASH启动则处理器上电后从NAND_FLASH加载程序到DDR运行；SPI_FLASH存储器由电源3.3V供电，片选信号、复位信号、读写使能、数据总线和地址线总线均与9G45处理器连接，作为外部存储设备使用。可以通过硬件选择处理器上电启动方式，若选择为SPI_FLASH启动则处理器上电后从SPI_FLASH加载程序到DDR运行。

在本实施例中，电源模块3.3V电源输入分两路，一路作为MP2122GJ电源模块输入，该模块EN为使能信号，VIN为3.3V输入端，FB外接反馈电路，SW1、SW2分别输出1.8V和1.0V分别给DDR、处理器内核供电，另一路给PHY、NAND_FLASH、SPI_FLASH等外设备供电。

在本实施例中，JTAG连接器用于9G45处理器下载和调试程序。

在本实施例中，LCD接口与GPIO复用，用作LCD时外接LCD屏显示。

在本实施例中，第一连接器P1,P1.1-P1.12为12位地址总线，P1.13-P1.28为16位数据总线，P1.29为片选信号(低有效)，P1.31为读信号(低有效)，P1.33为TTL串口2收，P1.34为TTL串口2发，P1.35为调试串口收，P1.36为调试串口发，P1.37为调试以太网发-，P1.38为调试以太网发+，P1.39为调试以太网收-，P1.40为调试以太网收+。

第二连接器P2，P2.1、P2.2为3.3V电源，P2.3、P2.7、P2.9、P2.11、P2.13为JTAG，P2.4、P2.16为信号地，P2.6中断/GPIO/FPGA配置，P2.8为SPI接口/GPIO/FPGA配置，P2.10为SPI接口/GPIO/FPGA配置，P2.12 SPI接口/GPIO/FPGA配置，P2.14 SPI接口/GPIO，P2.15复位(低有效)，P2.17为USB数据+，P2.18为USB数据-，P2.19为TTL串口1收，P2.20为TTL串口1发。P2.21到P2.40为LCD显示/GPIO。

相比于现有技术，本实用新型具有如下有益效果：

1、本实用新型是基于ARM926E核心工业级处理器设计而成的一款通用ARM嵌入式核心处理器模块，拥有丰富的内部资源，可稳定运行在400MHz主频上。本核心板采用8层PCB板工艺，具有良好的电气性能和抗干扰性能；集成了DDR内存以及NAND FLASH、以太网接口、串口、SPI、USB等外设接口，提高了核心板的应用。

2、本实用新型支持CPU直接配置FPGA，方便用户升级，节省二次开发的成本。

本实用新型提供的数据处理板卡集成度高、功耗低、体积小、重量轻、运行速度快，能够在振动、低温、高温和电磁干扰等恶劣环境下可靠工作。

实施例二

图2所示为本实用新型实施例提供的一种电源模块的电路图示意图，如图2所示，所述电源模块包括：

电源管理芯片U1、第一电感L1、第一电阻R1和第二电阻R2；

所述电源管理芯片U1的电源输入端使用时通过所述第二连接器P2与所述外接电源相连，所述电源管理芯片U1的第一输出端与所述第一电感L1的第一端相连，所述第一电感L1的第二端为所述电源模块的第一输出端；

所述第一电阻R1的第一端与所述第一电感L1的第二端相连，所述第一电阻R1的第二端与所述第二电阻R2的第一端相连，所述第二电阻R2的第二端接地。

在本实施例中，所述电源模块还包括：第二电感L2、第三电阻R3和第四电阻R4；所述第二电感L2的第一端与所述电源管理芯片U1的第二输出端相连，所述第二电感L2的第二端为所述电源模块的第二输出端，所述第三电阻R3的第一端与所述第二电感L2的第二端相连，所述第三电阻R3的第二端与所述第四电阻R4的第一端相连，所述第四电阻R4的第二端接地。

在本实施例中，所述电源模块还包括：第一电解电容C1、第二电解电容C2、第三电解电容C3、第四电容C4、第五电解电容C5和第六电解电容C6；所述第一电解电容C1的正极端、所述第二电解电容C2的正极端分别与所述电源管理芯片U1的输入端相连，所述第三电解电容C3的正极端、所述第四电容C4的第一端分别与所述第一电感L1的第二端相连，所述第五电解电容C5的正极端、所述第六电解电容C6的正极端分别与所述第二电感L2的第二端相连，所述第一电解电容C1的负极端、所述第二电解电容C2的负极端、所述第三电解电容C3的负极端、所述第四电容C4的第二端、所述第五电解电容C5的负极端和所述第六电解电容C6的负极端接地。

在本实施例中，所述电源管理芯片型号为：MP2122GJ。

需要说明的是，在本实施例的电源模块中，所述电源模块的外接电源为3.3V，经过电源管理芯片U1的降压后所述电源模块的第一输出端输出1.8V电压，所述电源模块的第二输出端输出1.0V电压。

实施例三

图3所示为本实用新型实施例提供的一种以太网PHY模块的电路示意图，如图3所示，以太网PHY芯片为DP83848K，所述以太网PHY芯片的时钟信号引脚28通过电阻R17与50M有源晶振的引脚3相连，所述以太网PHY芯片的引脚5、引脚4、引脚3、引脚37、引脚36、引脚25、引脚24与RMII总线接口相连，所述RMII总线接口的再通过RMII总线与所述数据处理器相连；所述以太网PHY芯片的引脚11、引脚12、引脚14和引脚15分别通过电容与第一连接器的引脚39、引脚40、引脚37和引脚38相连，其中，所述以太网PHY芯片的引脚11和引脚14都通过电阻和电容接地，所述以太网PHY芯片的引脚12和引脚15都通过电阻与3.3V电源相连。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅是本实用新型的具体实施方式，使本领域技术人员能够理解或实现本实用新型。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种高集成的数据处理板卡，其特征在于，所述板卡包括：

第一连接器、第二连接器、数据处理器、随机存储器、外部存储器、JATG连接器、RMII总线接口、以太网PHY模块、LCD接口和电源模块；

所述随机存储器通过控制总线、地址总线和数据总线与所述数据处理器相连，所述外部存储器与所述数据处理器相连，所述数据处理器用于将所述外部存储器中的程序加载到所述随机存储器中进行运行；

所述数据处理器通过所述JATG连接器使用时与外部JATG相连，所述数据处理器通过RMII总线接口与所述以太网PHY模块相连，所述数据处理器通过所述LCD接口使用时与外部LCD显示屏相连；

所述第一连接器与所述数据处理器相连，用于使外部设备与所述数据处理器相连；所述第二连接器与所述电源模块相连，用于使外接电源为所述电源模块提供输入电源。

2.如权利要求1所述的高集成的数据处理板卡，其特征在于，所述外部存储器包括：

NAND_FLASH存储器和SPI_FLASH存储器；

所述NAND_FLASH存储器的片选信号、复位信号、读写使能、数据总线和地址总线与所述数据处理器相连；

所述SPI_FLASH存储器的片选信号、复位信号、读写使能、数据总线和地址总线与所述数据处理器相连。

3.如权利要求1所述的高集成的数据处理板卡，其特征在于，所述电源模块包括：

电源管理芯片、第一电感、第一电阻和第二电阻；

所述电源管理芯片的电源输入端使用时通过所述第二连接器与所述外接电源相连，所述电源管理芯片的第一输出端与所述第一电感的第一端相连，所述第一电感的第二端为所述电源模块的第一输出端；

所述第一电阻的第一端与所述第一电感的第二端相连，所述第一电阻的第二端与所述第二电阻的第一端相连，所述第二电阻的第二端接地。

4.如权利要求3所述的高集成的数据处理板卡，其特征在于，所述电源模块还包括：

第二电感、第三电阻和第四电阻；

所述第二电感的第一端与所述电源管理芯片的第二输出端相连，所述第二电感的第二端为所述电源模块的第二输出端，所述第三电阻的第一端与所述第二电感的第二端相连，所述第三电阻的第二端与所述第四电阻的第一端相连，所述第四电阻的第二端接地。

5.如权利要求4所述的高集成的数据处理板卡，其特征在于，所述电源模块还包括：

第一电解电容、第二电解电容、第三电解电容、第四电容、第五电解电容和第六电解电容；

所述第一电解电容的正极端、所述第二电解电容的正极端分别与所述电源管理芯片的输入端相连，所述第三电解电容的正极端、所述第四电容的第一端分别与所述第一电感的第二端相连，所述第五电解电容的正极端、所述第六电解电容的正极端分别与所述第二电感的第二端相连，所述第一电解电容的负极端、所述第二电解电容的负极端、所述第三电解电容的负极端、所述第四电容的第二端、所述第五电解电容的负极端和所述第六电解电容的负极端接地。

6.如权利要求3-5任一项所述的高集成的数据处理板卡，其特征在于，所述电源管理芯片型号为：MP2122GJ。

7.如权利要求1所述的高集成的数据处理板卡，其特征在于，所述第一连接器的引脚1到引脚12为12位地址总线，引脚13到引脚28为16位数据总线，引脚29为片选信号，引脚31为读信号，引脚32为总线等待，引脚33为TTL2串口收，引脚34为TTL2串口发，引脚35为调试串口收，引脚36为调试串口发，引脚37为调试以太网发-，引脚38为调试以太网发+，引脚39为调试以太网收-，引脚40为调试以太网收+。

8.如权利要求7所述的高集成的数据处理板卡，其特征在于，所述第二连接器的引脚1和引脚2为电源接口，引脚3、引脚5、引脚7、引脚9、引脚11、引脚13为JTAG接口，引脚4、引脚16为信号地，引脚6为中断、GPIO、FPGA配置接口，引脚8、引脚10、引脚12为SPI、GPIO和FPGA配置接口，引脚14为SPI、GPIO配置接口，引脚15为复位信号，引脚17为USB数据+，引脚18为USB数据-，引脚19为TTL1串口收，引脚20为TTL1串口发，引脚21到引脚40为LCD显示接口。

9.如权利要求1所述的高集成的数据处理板卡，其特征在于，所述数据处理器为：AT91SAM9G45。

10.如权利要求1所述的高集成的数据处理板卡，其特征在于，所述以太网PHY模块包括：

有源晶振、变压器和以太网PHY芯片；

所述有源晶振与所述以太网PHY芯片的时钟信号端相连，所述以太网PHY芯片通过所述变压器与所述第一连接器相连。

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