CN216670617U - 一种计算机模块、主板及计算机设备 - Google Patents

Abstract

本实用新型提供了一种计算机模块、主板及计算机设备，涉及计算机技术领域。本实用新型将处理器通过PCIE接口与接口转换模块连接，并将接口转换模块通过并行总线接口与每个接口拓展模块连接；由于接口转换模块包括至少一个UART接口，每个接口拓展模块也包括至少一个UART接口，因此，通过处理器中的1个PCIE接口，可拓展出至少两个UART接口，有效了节省处理器的接口资源，使得计算机设备中的UART接口数量增多，从而通过UART接口可以与更多数量的外部设备实现连接。

Description

一种计算机模块、主板及计算机设备

技术领域

本实用新型涉及计算机技术领域，特别是涉及一种计算机模块、主板及计算机设备。

背景技术

随着通信技术的不断发展，计算机成为人们生活和工作不可或缺的硬件设备，且每个计算机设备所连接的外部设备的种类和数量也越来越多。

目前，计算机设备与外部设备通常采用一对一的UART(Universal AsynchronousReceiver/Transmitter，通用异步收发传输)接口进行连接，但是，计算机设备中的处理器具有的UART接口的数量较少，无法支持与更多数量的外部设备实现连接。

实用新型内容

鉴于上述问题，提出了本实用新型以便提供一种克服上述问题或者至少部分地解决上述问题一种计算机模块、主板及计算机设备，以解决目前的计算机设备中的处理器具有的UART接口的数量较少，无法支持与更多数量的外部设备实现连接的问题。

为了解决上述问题，本实用新型公开了一种计算机模块，包括：处理器、接口转换模块和至少一个接口拓展模块；

处理器通过PCIE(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)接口与接口转换模块连接，接口转换模块通过并行总线接口与每个接口拓展模块连接；

所述接口转换模块包括接口转换芯片，所述接口转换芯片包括第一引脚组、第二引脚组和第三引脚组，所述第一引脚组作为所述接口转换模块的PCIE接口，且所述第二引脚组作为所述接口转换模块的并行总线接口，所述第三引脚组作为所述接口转换模块的UART接口；

所述接口转换模块包括至少一个UART接口，每个所述接口拓展模块也包括至少一个UART接口。其中，接口转换模块包括至少一个UART接口，每个接口拓展模块也包括至少一个UART接口。

可选的，计算机模块中的接口拓展模块的数量为3个，且每个接口拓展模块中的UART接口的数量为8个。

可选的，接口转换模块中的UART接口的数量为4个。

可选的，接口转换模块包括接口转换芯片，接口转换芯片包括1个第一引脚组、1个第二引脚组和4个第三引脚组；

其中，第一引脚组包括多个第一引脚，且第一引脚组作为接口转换模块的PCIE接口；

第二引脚组包括多个第二引脚，且第二引脚组作为接口转换模块的并行总线接口；

每个第三引脚组包括多个第三引脚，且第三引脚组作为接口转换模块的UART接口。

可选的，第一引脚组包括的第一引脚分别为：复位引脚、参考时钟差分输入引脚、PCIE差分信号输入引脚和PCIE差分信号输出引脚；

第二引脚组包括的第二引脚为：并行数据输入输出引脚、写选通输出引脚、读选通输出引脚、地址锁存使能输出引脚，以及每个接口拓展模块对应的片选输出引脚和中断状态输入引脚；

第三引脚组包括的第三引脚分别为：异步串行数据输入引脚和异步串行数据输出引脚。

可选的，接口转换模块还包括：第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第一电容和第二电容；

参考时钟差分输入引脚包括第一差分输入引脚和第二差分输入引脚，PCIE差分信号输入引脚包括第三差分输入引脚和第四差分输入引脚，PCIE差分信号输出引脚包括第一差分输出引脚和第二差分输出引脚；

其中，第一电阻串联在第一引脚组中的复位引脚与处理器之间；

第二电阻串联在第一引脚组中的第一差分输入引脚与处理器之间，第三电阻串联在第一引脚组中的第二差分输入引脚与处理器之间；

第四电阻串联在第一引脚组中的第三差分输入引脚与处理器之间，第五电阻串联在第一引脚组中的第四差分输入引脚与处理器之间；

第一电容串联在第一引脚组中的第一差分输出引脚与处理器之间，第二电容串联在第一引脚组中的第二差分输出引脚与处理器之间。

可选的，接口拓展模块包括接口拓展芯片，接口拓展芯片包括1个第四引脚组和8个第五引脚组；

第四引脚组包括多个第四引脚，第四引脚组作为接口拓展模块的并行总线接口，且每个第四引脚与对应的第二引脚连接；

每个第五引脚组包括多个第五引脚，且第五引脚组作为接口拓展模块的UART接口。

可选的，第四引脚组包括的第四引脚分别为：并行数据输入输出引脚、写选通输出引脚、读选通输出引脚、地址锁存使能输出引脚、片选输出引脚和中断状态输入引脚；第五引脚组包括的第五引脚分别为：异步串行数据输入引脚和异步串行数据输出引脚；

其中，第四引脚组中的并行数据输入输出引脚与第二引脚组中的并行数据输入输出引脚连接，第四引脚组中的写选通输出引脚与第二引脚组中的写选通输出引脚连接，第四引脚组中的读选通输出引脚与第二引脚组中的读选通输出引脚连接，第四引脚组中的地址锁存使能输出引脚与第二引脚组中的地址锁存使能输出引脚连接，第四引脚组中的片选输出引脚与第二引脚组中对应的片选输出引脚连接，第四引脚组中的中断状态输入引脚与第二引脚组中对应的中断状态输入引脚连接。

为了解决上述问题，本实用新型还公开了一种主板，包括上述的计算机模块。

为了解决上述问题，本实用新型另外公开了一种计算机设备，包括上述的主板。

本实用新型包括以下优点：

将处理器通过PCIE接口与接口转换模块连接，并将接口转换模块通过并行总线接口与每个接口拓展模块连接；由于接口转换模块包括至少一个UART接口，每个接口拓展模块也包括至少一个UART接口，因此，通过处理器中的1个PCIE接口，可拓展出至少两个UART接口，有效了节省处理器的接口资源，使得计算机设备中的UART接口数量增多，从而通过UART接口可以与更多数量的外部设备实现连接。

附图说明

图1示出了本实用新型实施例的一种计算机模块的示意图；

图2示出了本实用新型实施例中的接口转换模块的示意图；

图3示出了本实用新型实施例中的接口拓展模块的示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

实施例一

参照图1，示出了本实用新型实施例的一种计算机模块的示意图。

本实用新型实施例提供了一种计算机模块，包括：处理器10、接口转换模块20和至少一个接口拓展模块30；处理器10通过PCIE接口与接口转换模块20连接，接口转换模块20通过并行总线接口与每个接口拓展模块30连接；其中，接口转换模块20包括至少一个UART接口，每个接口拓展模块30也包括至少一个UART接口。

在实际产品中，处理器10本身具有PCIE接口，接口转换模块20本身具有1个PCIE接口和1个并行总线接口，每个接口拓展模块30本身具有1个并行总线接口。处理器10的PCIE接口与接口转换模块20的PCIE接口通过PCIE总线连接，从而实现处理器10与接口转换模块20的连接；而各个接口拓展模块30的并行总线接口通过并行总线并联接入至接口转换模块20的并行总线接口，从而实现接口转换模块20与各个接口拓展模块30的连接。

接口转换模块20本身还具有至少一个UART接口，而每个接口拓展模块30本身也还具有至少一个UART接口，因此，通过接口转换模块20和接口拓展模块30，可将处理器10中的1个PCIE接口拓展出至少两个UART接口，使得计算机设备中的UART接口数量增多，从而通过UART接口可以与更多数量的外部设备实现连接。

现有的处理器若要连接至少两个外部设备，往往需要使用处理器本身具有的至少两个UART接口，而本实用新型实施例仅需要使用处理器10本身具有的1个PCIE接口，并基于接口转换模块20和接口拓展模块30，就可以与至少两个外部设备实现连接，从而有效了节省处理器10的接口资源。

并且，由于PCIE是一种高速串行计算机扩展总线标准，属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，其主要优势就是数据传输速率高，端对端传输可靠性高，拓展灵活。因此，通过采用处理器10的PCIE接口拓展出更多数量的UART接口，可保证与每个UART接口连接的外部设备的数据传输速度。

具体的，如图1所示，计算机模块中的接口拓展模块30的数量为3个，且每个接口拓展模块30中的UART接口的数量为8个。

计算机模块中的3个接口拓展模块30分别为：接口拓展模块1、接口拓展模块2和接口拓展模块3，接口拓展模块1本身具有的8个UART接口分别为：UART接口5、UART接口6、UART接口7、UART接口8、UART接口9、UART接口10、UART接口11和UART接口12，接口拓展模块2本身具有的8个UART接口分别为：UART接口13、UART接口14、UART接口15、UART接口16、UART接口17、UART接口18、UART接口19和UART接口20，接口拓展模块3本身具有的8个UART接口分别为：UART接口21、UART接口22、UART接口23、UART接口24、UART接口25、UART接口26、UART接口27和UART接口28。

具体的，如图1所示，接口转换模块20中的UART接口的数量为4个，且接口转换模块20本身具有的4个UART接口分别为UART接口1、UART接口2、UART接口3和UART接口4。

因此，当计算机模块中的接口拓展模块30的数量为3个，每个接口拓展模块30中的UART接口的数量为8个，且接口转换模块20中的UART接口的数量为4个时，本实用新型实施例中拓展出的UART接口的数量可高达28个，即通过占用处理器10的1个PCIE接口，就可拓展出28个UART接口，在一些需要UART接口数量较多的计算机设备中，如工控机类设备中，具有良好的应用前景。

需要说明的是，由于PCIE接口的数据传输速度比其他接口的数据传输速度高很多，如PCIE接口的数据传输速度是USB(Universal Serial Bus，通用串行总线)接口的10倍左右，因此，为了保证拓展出的UART接口与外部设备实现连接后，计算机设备与外部设备之间的数据传输速度可以满足需求，只能采用PCIE接口来拓展出更多数量的UART接口，而不能采用其他接口来拓展出UART接口。例如，若采用USB接口来拓展出更多数量的UART接口之后，此时的UART接口与外部设备连接后的数据传输速度很低，无法满足正常需求，因此，采用PCIE接口拓展出更多数量的UART接口，在实现与更多外部设备连接的同时，还可以保证各个外部设备与计算机设备之间的数据传输速度满足需求。

可以理解的是，计算机模块中的接口拓展模块30的数量可以不局限于3个，其还可以为1个或2个。当计算机模块中仅设置1个接口拓展模块30时，可通过1个PCIE接口拓展出12个UART接口，使得计算机设备可支持12串口模式；当计算机模块中仅设置2个接口拓展模块30时，可通过1个PCIE接口拓展出20个UART接口，使得计算机设备可支持20串口模式；当计算机模块中设置3个接口拓展模块30时，可通过1个PCIE接口拓展出28个UART接口，使得计算机设备最多支撑28串口模式。因此，通过合理设置计算机模块中的接口拓展模块30的数量，可灵活拓展出不同数量的UART接口，且拓展出的UART接口性能稳定。

在实际产品中，如图2所示，接口转换模块20包括接口转换芯片21，接口转换芯片21包括1个第一引脚组、1个第二引脚组和4个第三引脚组；其中，第一引脚组包括多个第一引脚，且第一引脚组作为接口转换模块20的PCIE接口；第二引脚组包括多个第二引脚，且第二引脚组作为接口转换模块20的并行总线接口；每个第三引脚组包括多个第三引脚，且第三引脚组作为接口转换模块20的UART接口。

因此，接口转换模块20本身具有1个PCIE接口、1个并行总线接口和4个UART接口。

可选的，接口转换芯片21的型号为CH384L，其是PCIE总线的4串口芯片，支持自动硬件速率控制的高波特率串口，支持最高波特率为8MHz。

其中，第一引脚组包括的第一引脚分别为：复位引脚RESET、参考时钟差分输入引脚(PECKP和PECKN)、PCIE差分信号输入引脚(PERP和PERN)和PCIE差分信号输出引脚(PETP和PETN)；第二引脚组包括的第二引脚为：并行数据输入输出引脚(D0至D7)、写选通输出引脚XWR、读选通输出引脚XRD、地址锁存使能输出引脚ALE，以及每个接口拓展模块30对应的片选输出引脚(如接口拓展模块1对应的片选输出引脚CS0、接口拓展模块2对应的片选输出引脚CS1以及接口拓展模块3对应的片选输出引脚CS2)和中断状态输入引脚(如接口拓展模块1对应的中断状态输入引脚INT0、接口拓展模块2对应的中断状态输入引脚INT1以及接口拓展模块3对应的中断状态输入引脚INT2)；第三引脚组包括的第三引脚分别为：异步串行数据输入引脚和异步串行数据输出引脚。

具体的，参考时钟差分输入引脚包括第一差分输入引脚PECKP和第二差分输入引脚PECKN，PCIE差分信号输入引脚包括第三差分输入引脚PERP和第四差分输入引脚PERN，PCIE差分信号输出引脚包括第一差分输出引脚PETP和第二差分输出引脚PETN。

在实际使用过程中，复位引脚RESET用于系统复位信号的输入，低电平有效；参考时钟差分输入引脚中的第一差分输入引脚PECKP和第二差分输入引脚PECKN用于系统参考时钟差分信号的输入；PCIE差分信号输入引脚中的第三差分输入引脚PERP和第四差分输入引脚PERN用于PCIE接收器差分信号的输入；PCIE差分信号输出引脚中的第一差分输出引脚PETP和第二差分输出引脚PETN用于PCIE发送器差分信号的输出。

并行数据输入输出引脚(D0至D7)用于进行并行数据的输出及输入，写选通输出引脚XWR用于进行写选通的输出，其低电平有效，读选通输出引脚XRD用于进行读选通的输出，其低电平有效，地址锁存使能输出引脚ALE用于进行复位地址的地址锁存使能的输出，其高电平有效；片选输出引脚CS0用于片选接口拓展模块1的UART接口来进行输出，片选输出引脚CS1用于片选接口拓展模块2的UART接口来进行输出，片选输出引脚CS2用于片选接口拓展模块3的UART接口来进行输出，中断状态输入引脚INT0用于接口拓展模块1的中断状态输入，中断状态输入引脚INT1用于接口拓展模块2的中断状态输入，中断状态输入引脚INT2用于接口拓展模块3的中断状态输入。

接口转换芯片21包括4个第三引脚组，第一个第三引脚组中的第三引脚为异步串行数据输入引脚RXD0和异步串行数据输出引脚TXD0，其共同构成接口转换模块20的UART接口1；第二个第三引脚组中的第三引脚为异步串行数据输入引脚RXD1和异步串行数据输出引脚TXD1，其共同构成接口转换模块20的UART接口2；第三个第三引脚组中的第三引脚为异步串行数据输入引脚RXD2和异步串行数据输出引脚TXD2，其共同构成接口转换模块20的UART接口3；第四个第三引脚组中的第三引脚为异步串行数据输入引脚RXD3和异步串行数据输出引脚TXD3，其共同构成接口转换模块20的UART接口4。而异步串行数据输入引脚RXD0、RXD1、RXD2和RXD3均用于异步串行数据的输入，异步串行数据输出引脚TXD0、TXD1、TXD2和TXD3均用于异步串行数据的输出。

并且，接口转换模块20还包括：第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一电容C1和第二电容C2；第一电阻R1串联在第一引脚组中的复位引脚RESET与处理器10之间；第二电阻R2串联在第一引脚组中的第一差分输入引脚PECKP与处理器10之间，第三电阻R3串联在第一引脚组中的第二差分输入引脚PECKN与处理器10之间；第四电阻R4串联在第一引脚组中的第三差分输入引脚PERP与处理器10之间，第五电阻R5串联在第一引脚组中的第四差分输入引脚PERN与处理器10之间；第一电容C1串联在第一引脚组中的第一差分输出引脚PETP与处理器10之间，第二电容C2串联在第一引脚组中的第二差分输出引脚PETN与处理器10之间。

第一电容C1和第二电容C2主要起耦合作用；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5的阻值均为0Ω，其主要起调试作用。在实际制作过程中，首先在处理器10与接口转换芯片21的对应引脚之间设置阻值均为0Ω的第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电阻R5，然后检测处理器10与接口转换芯片21的阻抗是否匹配，当阻抗不匹配时，可通过将阻值为0Ω的电阻更换为具有一定阻值的电阻，使得处理器10与接口转换芯片21的阻抗匹配，其更换操作较为简单。例如，第一电阻R1为0Ω，当检测到处理器10与接口转换芯片21的复位引脚RESET之间的阻抗不匹配时，比如将0Ω的第一电阻R1更换为22Ω的电阻，使得处理器10与接口转换芯片21的复位引脚RESET之间的阻抗匹配。

此外，接口转换芯片21还包括总线唤醒输出引脚WAKE、系统参考电流输入RREF、保留引脚RSVD、通用输出引脚GPO、串行时钟频率选择输入引脚CKSEL、软件识别模式选择输入引脚MDSEL、外部输入串口时钟源选择输入引脚XCKI、晶体振荡器的反相输出端引脚XO和晶体振荡器的输入端引脚XI。

其中，总线唤醒输出引脚WAKE用于进行总线唤醒信号的输入，其低电平有效，未用到时可以不连接；系统参考电流输入RREF用于进行系统参考电流的输入，其通过阻值为12KΩ的第十一电阻R11接地；串行时钟频率选择输入引脚CKSEL通过第十电阻R10接地，软件识别模式选择输入引脚MDSEL通过第九电阻R9接地，外部输入串口时钟源选择输入引脚XCKI通过第八电阻R8接地，且第八电阻R8、第九电阻R9和第十电阻R10的阻值均为0Ω；而晶体振荡器的反相输出端引脚XO和晶体振荡器的输入端引脚XI之间串联有晶体振荡电路，该晶体振荡电路包括晶体振荡器X1、第六电阻R6、第七电阻R7、第十七电容C17和第十八电容C18，第七电阻R7串联在晶体振荡器的反相输出端引脚XO与晶体振荡器X1的OSC2引脚之间，第六电阻R6串联在晶体振荡器的输入端引脚XI与晶体振荡器X1的OSC1引脚之间，第十七电容C17的一端与晶体振荡器X1的OSC1引脚连接，另一端接地，第十八电容C18的一端与晶体振荡器X1的OSC2引脚连接，另一端接地，而晶体振荡器X1的接地引脚(GND1和GND2)也接地。

进一步的，接口转换芯片21还包括：清除发送输入引脚(如CTS0、CTS1、CTS2和CTS3)、数据装置就绪输入引脚(DSR0、DSR1、DSR2和DSR3)、振铃指示输入引脚(RI0、RI1、RI2和RI3)、载波检测输入引脚(DCD0、DCD1、DCD2和DCD3)、请求发送输出引脚(RTS0、RTS1、RTS2和RTS3)、数据装置就绪输出引脚(DTR0、DTR1、DTR2和DTR3)、备用中断状态输入引脚INT(其用来进行备用的中断状态的输入，低电平有效)、串口正在发送状态输出引脚(TNOW0和TNOW1)、通用输出及输入引脚SDA(开漏输出及输入)、通用输出引脚SCL(用于外部配置芯片的时钟输出)、通用输出引脚SCS、通用输出及输入引脚SDX(三态双向)、3.3V的输入输出电源引脚(VCC33[0]、VCC33[1]、VCC33[2]、VCC33[3]、VCC33[4]和VCC33[5])、1.8V内核电源引脚(VCC18[0]、VCC18[1]和VCC18[2])、1.8V传输电源引脚(VCC18A[0]和VCC18A[1])、接地引脚(GND0、GND1、GND2、GND3、GND4、GND5、GND6、GND7、GND8、GND9、GND10、GND11、GND12、GND13、GND14和GND15)以及空脚NC。

其中，备用中断状态输入引脚INT通过第十二电阻R12接地，第十二电阻R12的阻值为0Ω；通用输出及输入引脚SDX通过第十三电阻R13接地，第十三电阻R13的阻值为2KΩ；3.3V的输入输出电源引脚均与P3V3电源端连接，且P3V3电源端还通过第一滤波模块接地，第一滤波模块包括7个并联的电容，即第一滤波模块包括并联的第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8和第九电容C9；1.8V内核电源引脚均与P1V8电源端连接，且P1V8电源端还通过第二滤波模块接地，第二滤波模块包括4个并联的电容，即第二滤波模块包括并联的第十电容C10、第十一电容C11、第十二电容C12和第十三电容C13；1.8V传输电源引脚均与P1V8A电源端连接，且P1V8A电源端还通过第三滤波模块接地，第三滤波模块包括3个并联的电容，即第三滤波模块包括并联的第四电容C14、第十五电容C15和第十六电容C16，而第三滤波模块与P1V8电源端之间还串联有磁珠FB1，磁珠FB1用于对P1V8A电源端与P1V8电源端之间进行信号屏蔽；空脚NC通过第十四电阻R14接地，第十四电阻R14的阻值为0Ω。

在实际产品中，如图3所示，接口拓展模块30包括接口拓展芯片31，接口拓展芯片31包括1个第四引脚组和8个第五引脚组；第四引脚组包括多个第四引脚，第四引脚组作为接口拓展模块30的并行总线接口，且每个第四引脚与对应的第二引脚连接；每个第五引脚组包括多个第五引脚，且第五引脚组作为接口拓展模块30的UART接口。

因此，接口拓展模块30本身具有1个并行总线接口和8个UART接口。

可选的，接口拓展芯片31的型号为CH438Q，其是并行总线的8串口芯片，支持自动硬件速率控制的高波特率串口。

其中，第四引脚组包括的第四引脚分别为：并行数据输入输出引脚(D0至D7)、写选通输出引脚WR、读选通输出引脚RD、地址锁存使能输出引脚ALE、片选输出引脚CS0和中断状态输入引脚INT0；第五引脚组包括的第五引脚分别为：异步串行数据输入引脚和异步串行数据输出引脚；第四引脚组中的并行数据输入输出引脚(D0至D7)与第二引脚组中的并行数据输入输出引脚(D0至D7)连接，第四引脚组中的写选通输出引脚WR与第二引脚组中的写选通输出引脚XWR连接，第四引脚组中的读选通输出引脚RD与第二引脚组中的读选通输出引脚XRD连接，第四引脚组中的地址锁存使能输出引脚ALE与第二引脚组中的地址锁存使能输出引脚ALE连接，第四引脚组中的片选输出引脚CS0与第二引脚组中对应的片选输出引脚CS0连接，第四引脚组中的中断状态输入引脚INT0与第二引脚组中对应的中断状态输入引脚INT0连接。

具体的，第四引脚组中的并行数据输入输出引脚D0是与第二引脚组中的并行数据输入输出引脚D0连接，第四引脚组中的并行数据输入输出引脚D1是与第二引脚组中的并行数据输入输出引脚D1连接，第四引脚组中的并行数据输入输出引脚D2是与第二引脚组中的并行数据输入输出引脚D2连接，第四引脚组中的并行数据输入输出引脚D3是与第二引脚组中的并行数据输入输出引脚D3连接，第四引脚组中的并行数据输入输出引脚D4是与第二引脚组中的并行数据输入输出引脚D4连接，第四引脚组中的并行数据输入输出引脚D5是与第二引脚组中的并行数据输入输出引脚D5连接，第四引脚组中的并行数据输入输出引脚D6是与第二引脚组中的并行数据输入输出引脚D6连接，第四引脚组中的并行数据输入输出引脚D7是与第二引脚组中的并行数据输入输出引脚D7连接。

并且，接口拓展芯片31包括8个第五引脚组，第一个第五引脚组中的第五引脚为异步串行数据输入引脚RXD5和异步串行数据输出引脚TXD5，其共同构成接口拓展模块30的UART接口5；第二个第五引脚组中的第五引脚为异步串行数据输入引脚RXD6和异步串行数据输出引脚TXD6，其共同构成接口拓展模块30的UART接口6；第三个第五引脚组中的第五引脚为异步串行数据输入引脚RXD7和异步串行数据输出引脚TXD7，其共同构成接口拓展模块30的UART接口7；第四个第五引脚组中的第五引脚为异步串行数据输入引脚RXD8和异步串行数据输出引脚TXD8，其共同构成接口拓展模块30的UART接口8；第五个第五引脚组中的第五引脚为异步串行数据输入引脚RXD9和异步串行数据输出引脚TXD9，其共同构成接口拓展模块30的UART接口9；第六个第五引脚组中的第五引脚为异步串行数据输入引脚RXD10和异步串行数据输出引脚TXD10，其共同构成接口拓展模块30的UART接口10；第七个第五引脚组中的第五引脚为异步串行数据输入引脚RXD11和异步串行数据输出引脚TXD11，其共同构成接口拓展模块30的UART接口11；第八个第五引脚组中的第五引脚为异步串行数据输入引脚RXD12和异步串行数据输出引脚TXD12，其共同构成接口拓展模块30的UART接口12。

此外，接口拓展芯片31还包括地址输入方式选择引脚AMOD、晶体振荡器的输入端引脚XI、晶体振荡器的反相输出端引脚XO、正电源端引脚(VCC0和VCC1)、接地引脚(GND0、GND1和GND2)、直接地址方式的地址线输入引脚(A0、A1、A2、A3、A4和A5)和外部手工复位输入引脚RST。

其中，正电源端引脚与P3V3电源端连接，且P3V3电源端还通过第四滤波模块接地，第四滤波模块包括3个并联的电容，即第四滤波模块包括并联的第十九电容C19、第二十电容C20和第二十一电容C21；接地引脚与接地端连接；地址输入方式选择引脚AMOD与P3V3电源端连接，P3V3电源端向地址输入方式选择引脚AMOD提供3.3V的高电平信号，使得地址输入方式为复用地址方式。

需要说明的是，图3示出了是接口拓展模块1对应的具体结构，其与接口拓展模块2和接口拓展模块3的结构基本类似，只是片选输出引脚从CS0更换为CS1或CS2，中断状态输入引脚从INT0更换为INT1或INT2；并且，接口拓展模块2中的UART接口包括的异步串行数据输入引脚分别为RXD13至RXD20，包括的异步串行数据输出引脚分别为TXD13至TXD20，而接口拓展模块3中的UART接口包括的异步串行数据输入引脚分别为RXD21至RXD28，包括的异步串行数据输出引脚分别为TXD21至TXD28。

通过接口转换芯片21、接口拓展芯片31以及外围的器件，共同构成接口转换模块20和接口拓展模块30，以将处理器10中的1个PCIE接口拓展出多个UART接口，电路简单实用。

在本实用新型实施例中，将处理器通过PCIE接口与接口转换模块连接，并将接口转换模块通过并行总线接口与每个接口拓展模块连接；由于接口转换模块包括至少一个UART接口，每个接口拓展模块也包括至少一个UART接口，因此，通过处理器中的1个PCIE接口，可拓展出至少两个UART接口，有效了节省处理器的接口资源，使得计算机设备中的UART接口数量增多，从而通过UART接口可以与更多数量的外部设备实现连接。

实施例二

本实用新型实施例提供了一种主板，包括上述的计算机模块。

关于计算机模块的具体描述可以参照实施例一的描述，本实用新型实施例对此不再赘述。

本实用新型实施例还提供了一种计算机设备，包括上述的主板，该计算机设备可以为工控机类设备。

在本实用新型实施例中，将处理器通过PCIE接口与接口转换模块连接，并将接口转换模块通过并行总线接口与每个接口拓展模块连接；由于接口转换模块包括至少一个UART接口，每个接口拓展模块也包括至少一个UART接口，因此，通过处理器中的1个PCIE接口，可拓展出至少两个UART接口，有效了节省处理器的接口资源，使得计算机设备中的UART接口数量增多，从而通过UART接口可以与更多数量的外部设备实现连接。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上对本实用新型所提供的一种计算机模块、主板及计算机设备，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (10)

1.一种计算机模块，其特征在于，包括：处理器、接口转换模块和至少一个接口拓展模块；

所述处理器通过PCIE接口与所述接口转换模块连接，所述接口转换模块通过并行总线接口与每个所述接口拓展模块连接；

所述接口转换模块包括接口转换芯片，所述接口转换芯片包括第一引脚组、第二引脚组和第三引脚组，所述第一引脚组作为所述接口转换模块的PCIE接口，且所述第二引脚组作为所述接口转换模块的并行总线接口，所述第三引脚组作为所述接口转换模块的UART接口；

所述接口转换模块包括至少一个UART接口，每个所述接口拓展模块也包括至少一个UART接口。

2.根据权利要求1所述的计算机模块，其特征在于，所述计算机模块中的所述接口拓展模块的数量为3个，且每个所述接口拓展模块中的UART接口的数量为8个。

3.根据权利要求1所述的计算机模块，其特征在于，所述接口转换模块中的UART接口的数量为4个。

4.根据权利要求1所述的计算机模块，其特征在于，所述接口转换模块包括接口转换芯片，所述接口转换芯片包括1个第一引脚组、1个第二引脚组和4个第三引脚组；

其中，所述第一引脚组包括多个第一引脚，且所述第一引脚组作为所述接口转换模块的PCIE接口；

所述第二引脚组包括多个第二引脚，且所述第二引脚组作为所述接口转换模块的并行总线接口；

每个所述第三引脚组包括多个第三引脚，且所述第三引脚组作为所述接口转换模块的UART接口。

5.根据权利要求4所述的计算机模块，其特征在于，所述第一引脚组包括的第一引脚分别为：复位引脚、参考时钟差分输入引脚、PCIE差分信号输入引脚和PCIE差分信号输出引脚；

所述第二引脚组包括的第二引脚为：并行数据输入输出引脚、写选通输出引脚、读选通输出引脚、地址锁存使能输出引脚，以及每个所述接口拓展模块对应的片选输出引脚和中断状态输入引脚；

所述第三引脚组包括的第三引脚分别为：异步串行数据输入引脚和异步串行数据输出引脚。

6.根据权利要求5所述的计算机模块，其特征在于，所述接口转换模块还包括：第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第一电容和第二电容；

所述参考时钟差分输入引脚包括第一差分输入引脚和第二差分输入引脚，所述PCIE差分信号输入引脚包括第三差分输入引脚和第四差分输入引脚，所述PCIE差分信号输出引脚包括第一差分输出引脚和第二差分输出引脚；

其中，所述第一电阻串联在所述第一引脚组中的所述复位引脚与所述处理器之间；

所述第二电阻串联在所述第一引脚组中的所述第一差分输入引脚与所述处理器之间，所述第三电阻串联在所述第一引脚组中的所述第二差分输入引脚与所述处理器之间；

所述第四电阻串联在所述第一引脚组中的所述第三差分输入引脚与所述处理器之间，所述第五电阻串联在所述第一引脚组中的所述第四差分输入引脚与所述处理器之间；

所述第一电容串联在所述第一引脚组中的所述第一差分输出引脚与所述处理器之间，所述第二电容串联在所述第一引脚组中的所述第二差分输出引脚与所述处理器之间。

7.根据权利要求5所述的计算机模块，其特征在于，所述接口拓展模块包括接口拓展芯片，所述接口拓展芯片包括1个第四引脚组和8个第五引脚组；

所述第四引脚组包括多个第四引脚，所述第四引脚组作为所述接口拓展模块的并行总线接口，且每个所述第四引脚与对应的所述第二引脚连接；

每个所述第五引脚组包括多个第五引脚，且所述第五引脚组作为所述接口拓展模块的UART接口。

8.根据权利要求7所述的计算机模块，其特征在于，所述第四引脚组包括的第四引脚分别为：并行数据输入输出引脚、写选通输出引脚、读选通输出引脚、地址锁存使能输出引脚、片选输出引脚和中断状态输入引脚；所述第五引脚组包括的第五引脚分别为：异步串行数据输入引脚和异步串行数据输出引脚；

其中，所述第四引脚组中的并行数据输入输出引脚与所述第二引脚组中的并行数据输入输出引脚连接，所述第四引脚组中的写选通输出引脚与所述第二引脚组中的写选通输出引脚连接，所述第四引脚组中的读选通输出引脚与所述第二引脚组中的读选通输出引脚连接，所述第四引脚组中的地址锁存使能输出引脚与所述第二引脚组中的地址锁存使能输出引脚连接，所述第四引脚组中的片选输出引脚与所述第二引脚组中对应的片选输出引脚连接，所述第四引脚组中的中断状态输入引脚与所述第二引脚组中对应的中断状态输入引脚连接。

9.一种主板，其特征在于，包括如权利要求1至8中任一项所述的计算机模块。

10.一种计算机设备，其特征在于，包括如权利要求9所述的主板。

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