CN211480037U - 沟槽型igbt器件结构 - Google Patents

Abstract

本申请涉及半导体技术领域，特别是涉及一种沟槽型IGBT器件结构，包括：第一导电类型的衬底；第二导电类型的漂移区，形成于所述第一导电类型的衬底内；沟槽栅极，位于所述第二导电类型的漂移区内；所述沟槽栅极包括：绝缘隔离层；栅极导电层，位于所述绝缘隔离层的上表面；栅氧化层，位于所述绝缘隔离层的上表面，且位于所述第二导电类型的漂移区与所述栅极导电层之间。本申请通过设置绝缘隔离层，有效地减小了沟槽栅极中有效栅多晶硅层的填充深度，降低了沟槽栅极填充的工艺难度及制造成本，减小沟槽型IGBT器件结构的栅极输入电容，在提高了电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。

Description

沟槽型IGBT器件结构

技术领域

本实用新型涉及半导体技术领域，特别是涉及一种沟槽型IGBT器件结构。

背景技术

绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛应用于工业、信息、新能源、医学、交通、军事和航空领域。

目前，IGBT朝着高功率密度、高开关速度与低功耗的方向发展，由于提高IGBT的导通压降会增强其导通时的电导调制效应，会导致IGBT在关断时大量的载流子花费更长的时间去完成复合，从而会增加IGBT的关断损耗。

为了进一步提高IGBT的功率密度及击穿电压的同时降低输入电容，以继续优化降低IGBT的导通压降与关断损耗的折中关系，实现更低的功耗、更高的工作电压及安全稳定性。

实用新型内容

基于此，有必要提供一种能够提高工作电压、电流密度且降低输入电容，以提高自身工作的安全与稳定性的沟槽型IGBT器件结构。

为实现上述目的，本实用新型提供一种沟槽型IGBT器件结构，包括：第一导电类型的衬底；

第二导电类型的漂移区，形成于所述第一导电类型的衬底内；

沟槽栅极，位于所述第二导电类型的漂移区内；所述沟槽栅极包括：绝缘隔离层；

栅极导电层，位于所述绝缘隔离层的上表面；

栅氧化层，位于所述绝缘隔离层的上表面，且位于所述第二导电类型的漂移区与所述栅极导电层之间。

在上述示例中，通过将沟槽栅极设置成自下往上依次层叠的绝缘隔离层及栅极导电层，设置栅氧化层位于绝缘隔离层的上表面，并设置栅氧化层位于所述栅极导电层与所述第二导电类型的漂移区之间，使得绝缘隔离层有效地减小了沟槽栅极中有效栅多晶硅层的填充深度，降低了沟槽栅极填充的工艺难度及制造成本。可以设置绝缘隔离层为中部为部分导电结构，使得绝缘隔离层中位于所述导电结构与所述第二导电类型的漂移区之间的绝缘层之间形成电容器结构，所述电容器与栅氧化层形成的电容器并联，可以减小沟槽型IGBT器件结构的栅极输入电容，在提高了电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。沟槽栅极使得器件的栅极电压在纵向分布，可以在提高器件承压能力的同时减小器件横截面的尺寸；采用沟槽栅极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。

在其中一个实施例中，所述沟槽型IGBT器件结构还包括：

第一导电类型的阱区，位于所述第二导电类型的漂移区上；所述沟槽栅极贯穿所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内。

在上述示例中，第一导电类型的阱区的深度小于第二导电类型的漂移区的深度，并且第一导电类型的阱区的深度小于沟槽栅极的深度，可以确保第一导电类型的阱区不会阻碍器件导通时电子的流动。

在其中一个实施例中，所述沟槽型IGBT器件结构还包括：

第二导电类型的第一掺杂区，位于所述第一导电类型的阱区内；所述沟槽栅极贯穿所述第二导电类型的第一掺杂区及所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内；

第二导电类型的第二掺杂区，位于所述第一导电类型的阱区内，且位于相邻所述第二导电类型的第一掺杂区之间。

在上述示例中，通过在所述第一导电类型的阱区内设置第二导电类型的第一掺杂区，使得所述沟槽栅极贯穿所述第二导电类型的第一掺杂区及所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内；设置第二导电类型的第二掺杂区，位于所述第一导电类型的阱区内，且位于相邻所述第二导电类型的第一掺杂区之间，以便于经由所述第二导电类型的第二掺杂区引出发射极电极。

在其中一个实施例中，所述栅极导电层及所述栅氧化层均贯穿所述第二导电类型的第一掺杂区及所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内。

在其中一个实施例中，所述第二导电类型的第二掺杂区的深度小于所述第二导电类型的第一掺杂区的深度，且所述第二导电类型的第一掺杂区的深度小于所述第一导电类型的阱区的深度。

在上述示例中，通过设置所述第二导电类型的第二掺杂区的深度小于所述第二导电类型的第一掺杂区的深度，且所述第二导电类型的第一掺杂区的深度小于所述第一导电类型的阱区的深度，可以更好的辅助第二导电类型的漂移区的耗尽，可以进一步提升器件的性能。

在其中一个实施例中，所述绝缘隔离层的厚度大于所述栅氧化层的厚度。

在上述示例中，通过设置所述绝缘隔离层的厚度大于所述栅氧化层的厚度，以提高所述绝缘隔离层对所述栅极导电层的隔离效果，以降低器件的栅极输入电容，在提高了电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。

在其中一个实施例中，所述绝缘隔离层包括氧化层，以提高所述绝缘隔离层对所述栅极导电层的隔离效果，可以降低器件的栅极输入电容，在提高电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。

在其中一个实施例中，所述栅极导电层的深度及所述栅氧化层的深度均大于所述第一导电类型的阱区的深度。

在上述示例中，通过设置所述栅极导电层的深度及所述栅氧化层的深度均大于所述第一导电类型的阱区的深度，使得有效栅多晶硅层可以贯穿第一导电类型的阱区并延伸至第二导电类型的漂移区，可以更好的辅助第二导电类型的漂移区的耗尽，可以进一步提升器件的性能。

在其中一个实施例中，所述第一导电类型包括P型且所述第二导电类型包括N型。

在其中一个实施例中，所述第一导电类型包括N型且所述第二导电类型包括P型。

附图说明

为了更好地描述和说明这里公开的那些实用新型的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的实用新型、目前描述的实施例和/或示例以及目前理解的这些实用新型的最佳模式中的任何一者的范围的限制。

图1显示为本申请第一实施例中提供的沟槽型IGBT半导体器件结构的剖面结构示意图；

图2显示为本申请第二实施例中提供的沟槽型IGBT半导体器件结构的剖面结构示意图；

图3显示为本申请第三实施例中提供的沟槽型IGBT半导体器件结构的剖面结构示意图；

图4显示为本申请第四实施例中提供的沟槽型IGBT半导体器件结构的剖面结构示意图；

图5显示为本申请第五实施例中提供的沟槽型IGBT半导体器件结构的剖面结构示意图；

图6显示为本申请第六实施例中提供的沟槽型IGBT半导体器件结构的剖面结构示意图；

附图标记说明：

10-第一导电类型的衬底；

20-第二导电类型的漂移区；

30-沟槽栅极，31-绝缘隔离层，32-栅极导电层，33-栅氧化层；

40-第一导电类型的阱区；

50-第二导电类型的第一掺杂区；

60-第二导电类型的第二掺杂区；

70-沟槽发射极，71-发射极导电层，72-发射极氧化层，73-发射极引出电极；

80-缓冲层；

90-集电极，91-集电极引出电极。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的首选实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本实用新型教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本实用新型的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本实用新型的理想实施例(和中间结构)的示意图的横截面图来描述实用新型的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本实用新型的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本实用新型的范围。

如图1所示，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，包括第一导电类型的衬底10、第二导电类型的漂移区20及沟槽栅极30，第二导电类型的漂移区20形成于第一导电类型的衬底10内；沟槽栅极30位于第二导电类型的漂移区20内；沟槽栅极30包括绝缘隔离层31、栅极导电层32及栅氧化层33，栅极导电层32位于所述绝缘隔离层的上表面，栅氧化层33位于绝缘隔离层31的上表面，且位于第二导电类型的漂移区20与栅极导电层32之间。

示例的，可以采用离子注入工艺在第一导电类型的衬底10内进行第二导电类型的离子注入，以使得所述第一导电类型的衬底10的部分区域反型为第二导电类型，以作为第二导电类型的漂移区20；第二导电类型的漂移区20的深度小于第一导电类型的衬底10的厚度。

示例的，于第二导电类型的漂移区20内形成沟槽栅极30。沟槽栅极30的厚度方向为后续形成的导电沟道的长度方向，沟槽栅极30的宽度方向为后续形成的导电结构的宽度方向；沟槽栅极30贯穿第二导电类型的漂移区20的表面并向下延伸，沟槽栅极30的厚度小于第二导电类型的漂移区20的深度。

具体的，于上述实施例中的沟槽型IGBT半导体器件结构中，可以采用光刻及刻蚀工艺形成沟槽，沟槽栅极30形成于沟槽内。

具体的，于上述实施例中的沟槽型IGBT半导体器件结构中，可以采用但不仅限于热氧化工艺于沟槽的内表面形成栅氧化层33(譬如，氧化硅层等等)；当然，在其他示例中也可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成栅氧化层33。

具体的，于上述实施例中的沟槽型IGBT半导体器件结构中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成栅极导电层32，栅极导电层32可以包括但不仅限于掺杂多晶硅层。

具体的，于上述实施例中的沟槽型IGBT半导体器件结构中，通过将沟槽栅极设置成自下往上依次层叠的绝缘隔离层31及栅极导电层32，设置栅氧化层33位于绝缘隔离层31的上表面，并设置栅氧化层33位于栅极导电层32与第二导电类型的漂移区20之间，使得绝缘隔离层31有效地减小了沟槽栅极30中有效栅多晶硅层的填充深度，降低了沟槽栅极填充的工艺难度及制造成本。

更具体地，于上述实施例中的沟槽型IGBT半导体器件结构中，可以设置绝缘隔离层31的中部为部分导电结构，使得绝缘隔离层中位于所述导电结构与第二导电类型的漂移区20之间的绝缘层之间形成电容器结构，所述电容器与栅氧化层33形成的电容器并联，可以减小沟槽型IGBT器件结构的栅极输入电容，在提高了电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。沟槽栅极使得器件的栅极电压在纵向分布，可以在提高器件承压能力的同时减小器件横截面的尺寸；采用沟槽栅极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图2所示，所述沟槽型IGBT器件结构还包括第一导电类型的阱区40，第一导电类型的阱区40位于第二导电类型的漂移区20上；沟槽栅极30贯穿第一导电类型的阱区40并延伸至第二导电类型的漂移区20内，以便于在第一导电类型的阱区40上设置第二导电类型的源区，以进一步形成发射极。

进一步地，如图2所示，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，可以设置第一导电类型的阱区40的深度小于第二导电类型的漂移区20的深度，并且第一导电类型的阱区40的深度小于沟槽栅极30的深度，可以确保第一导电类型的阱区40不会阻碍器件导通时电子的流动。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图2所示，所述沟槽型IGBT器件结构还包括第二导电类型的第一掺杂区50及第二导电类型的第二掺杂区60。第二导电类型的第一掺杂区50位于第一导电类型的阱区40内；沟槽栅极30贯穿第二导电类型的第一掺杂区50及第一导电类型的阱区40并延伸至第二导电类型的漂移区20内；第二导电类型的第二掺杂区60位于第一导电类型的阱区40内，且位于相邻第二导电类型的第一掺杂区50之间。

具体地，于上述实施例中的沟槽型IGBT半导体器件结构中，通过在所述第一导电类型的阱区40内设置第二导电类型的第一掺杂区50，使得沟槽栅极30贯穿第二导电类型的第一掺杂区50及第一导电类型的阱区40并延伸至第二导电类型的漂移区20内；设置第二导电类型的第二掺杂区60位于第一导电类型的阱区40内，且位于相邻的两个第二导电类型的第一掺杂区50之间，以便于经由第二导电类型的第二掺杂区60引出发射极电极。

进一步地，于上述实施例中的沟槽型IGBT半导体器件结构中，如图2所示，设置栅极导电层32及栅氧化层33均贯穿第二导电类型的第一掺杂区50及第一导电类型的阱区40并延伸至第二导电类型的漂移区20内，可以更好地辅助第二导电类型的漂移区20的耗尽，从而可以进一步提升器件的性能。

进一步地，于上述实施例中的沟槽型IGBT半导体器件结构中，如图2所示，设置第二导电类型的第二掺杂区60的深度小于第二导电类型的第一掺杂区50的深度，且设置第二导电类型的第一掺杂区50的深度小于第一导电类型的阱区40的深度。

于上述实施例中的沟槽型IGBT半导体器件结构中，通过设置所述第二导电类型的第二掺杂区60的深度小于第二导电类型的第一掺杂区50的深度，且第二导电类型的第一掺杂区50的深度小于第一导电类型的阱区40的深度，可以更好的辅助第二导电类型的漂移区20的耗尽，可以进一步提升器件的性能。

示例的，于上述实施例中的沟槽型IGBT半导体器件结构中，可以由第一导电类型的衬底10开始，采用离子注入工艺在第一导电类型的衬底内进行第二导电类型的离子注入，以使得所述第一导电类型的衬底的部分区域反型为第二导电类型以形成第二导电类型的漂移区20，例如是N-漂移层；进一步于所述N-漂移层上表面采用离子注入工艺形成N型的载流子埋层。在进行一次深硅刻蚀后，形成多个沟槽。一个选择性的沟槽内衬氧化工序可以被施行，以形成一选择性的热氧化层，其厚度大约是200～500埃。该选择性沟槽内衬氧化层可以选择性的由薄热氧化物结合高温氧化(HTO)工序所形成。保形氧化沉积，例如HTO氧化物，通常通过具有二氯硅烷与氧的LPCVD反应器在摄氏700～900度下沉积。实施富硅氧化物沉积来将沟槽填充硅填入沟槽，随后进行退火和氧化物回蚀，以去除沟槽顶部的热氧化物，留下覆盖在衬底表面区域的氧化层。氧化物回蚀之后，进行一个垫氧化工序，以长出另一氧化层。一个氮化层沉积于此垫氧化层上方。一个终止掩膜是在边缘注入掺杂物的一个选择，以形成终止环，随后应用一个有源掩膜以形成氮化物，在去除氮化层之后，对有源区域进行定义。硅的局部氧化(LOCOS)氧化层生长于有源区域的周围。氧化氮物剥离操作被实施，随后氮化物与垫氧化层由有源区域移除，以准备在有源区域创建组件。一个牺牲氧化层生长于顶部表面之上并且随后移除，以达到移除因先前氮化物与氧化物蚀刻过程所产生的损伤，于是具有良好质量的栅极氧化层得以生成。进行多晶硅沉积之后再进行多晶硅栅极掩膜，以蚀刻并定义多晶硅栅极。进一步的，可以进行一个用以形成P-基区的沟槽注入以形成第一导电类型的阱区40，随后，可以在温度超过1100摄氏度的且时间超过三十分钟的氮气环境中，驱动沟道区域并且对沟槽内的介电层进行退火。在高温退火操作后，在沟槽内富硅电介质得以形成，在介电材料中硅晶体分布于氧化层内。可以应用一源极掩膜来实现源极注入，以形成第二导电类型的第一掺杂区50，随后施加退火温度来对源极区域进行退火与驱动。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图3所示，绝缘隔离层31的厚度大于栅氧化层33的厚度。

于上述实施例中的沟槽型IGBT半导体器件结构中，通过设置绝缘隔离层31的厚度大于栅氧化层33的厚度，以提高绝缘隔离层31对栅极导电层32的隔离效果，以降低器件的栅极输入电容，在提高了电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图3所示，绝缘隔离层31包括氧化层，以提高所述绝缘隔离层对所述栅极导电层的隔离效果，以降低器件的栅极输入电容，在提高了电流密度的同时还能保证沟槽栅极具有足够高的击穿电压。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图3所示，栅极导电层32的深度及栅氧化层33的深度均大于第一导电类型的阱区40的深度。

于上述实施例中的沟槽型IGBT半导体器件结构中，通过设置栅极导电层32的深度及栅氧化层33的深度均大于第一导电类型的阱区40的深度，使得有效栅多晶硅层可以贯穿第一导电类型的阱区40并延伸至第二导电类型的漂移区20内，可以更好的辅助第二导电类型的漂移区20的耗尽，可以进一步提升器件的性能。

进一步地，如图4所示，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，还包括沟槽发射极70，沟槽发射极70设置于第二导电类型的漂移区20内，位于沟槽栅极30远离第二导电类型的第二掺杂区60的一侧。沟槽发射极70包括发射极导电层71和发射极氧化层72，发射极导电层71位于第二导电类型的漂移区20内；发射极氧化层72位于发射极导电层71与第二导电类型的漂移区20之间。

具体地，于上述实施例中的沟槽型IGBT半导体器件结构中，可以采用光刻及刻蚀工艺形成发射极沟槽，可以采用但不仅限于热氧化工艺于发射极沟槽的内表面形成发射极氧化层72(譬如，氧化硅层等等)；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成发射极导电层71，发射极导电层71可以包括但不仅限于掺杂多晶硅层。

于上述实施例中的沟槽型IGBT半导体器件结构中，由于采用了沟槽发射极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽发射极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图4所示，还包括缓冲层80，缓冲层80位于所述第一导电类型的衬底10远离第二导电类型的漂移区20的表面。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图5所示，所述沟槽型IGBT器件结构还包括集电极90，集电极90位于缓冲层80远离第二导电类型的漂移区20的表面。

进一步地，在本申请的一个实施例中提供的一种沟槽型IGBT半导体器件结构中，如图6所示，所述沟槽型IGBT器件结构还包括栅极引出电极(未示出)、发射极引出电极73及集电极引出电极91。发射极引出电极73位于发射极导电层71远离第一导电类型的衬底10的表面，且与发射极导电层71电连接；栅极引出电极位于栅极导电层32远离第一导电类型的衬底10的表面，且与栅极导电层32电连接；集电极引出电极91位于集电极90远离所述第一导电类型的衬底10的表面，且与集电极90的导电层电连接。

于上述实施例中的沟槽型IGBT半导体器件结构中，通过设置栅极引出电极，便于经由栅极引出电极向栅极施加驱动电压；通过设置集电极引出电极，便于经由集电极引出电极输入或输出电流；通过设置发射极引出电极，便于经由发射极引出电极输入或输出电流。

具体的，于上述实施例中的沟槽型IGBT半导体器件结构中，栅极导电层可以包括但不仅限于多晶硅栅极，具体的，栅极导电层可以包括掺杂多晶硅栅极。

具体的，于上述实施例中的沟槽型IGBT半导体器件结构中，可以采用离子注入工艺形成第一导电类型的阱区40、第二导电类型的第一掺杂区50及第二导电类型的第二掺杂区60。第一导电类型的阱区40可以为基区，第二导电类型的第一掺杂区50可以为源区；更为具体的，第二导电类型的第一掺杂区50为重掺杂区域，而第一导电类型的衬底10、第二导电类型的漂移区20、第一导电类型的阱区40可均为轻掺杂区域；所谓“重掺杂区域”是指掺杂浓度大于等于1×1018atom/cm³的区域，所谓“轻掺杂区域”是指掺杂浓度小于1×1018atom/cm³的区域。

在本申请的一个示例中，第一导电类型可以为P型，且第二导电类型可以为N型；在另一个示例中，第一导电类型也可以为N型，且第二导电类型可以为P型。

需要说明的是，在上述实施例中，可以通过离子注入的能量来控制第一导电类型的注入区域的深度，即第一导电类型的注入区域的深度越大所需的离子注入能量越大。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种沟槽型IGBT器件结构，其特征在于，包括：

第一导电类型的衬底；

第二导电类型的漂移区，形成于所述第一导电类型的衬底内；

沟槽栅极，位于所述第二导电类型的漂移区内；所述沟槽栅极包括：

绝缘隔离层；

栅极导电层，位于所述绝缘隔离层的上表面；

栅氧化层，位于所述绝缘隔离层的上表面，且位于所述第二导电类型的漂移区与所述栅极导电层之间。

2.根据权利要求1所述的沟槽型IGBT器件结构，其特征在于，还包括：

第一导电类型的阱区，位于所述第二导电类型的漂移区上；所述沟槽栅极贯穿所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内。

3.根据权利要求2所述的沟槽型IGBT器件结构，其特征在于，还包括：

第二导电类型的第一掺杂区，位于所述第一导电类型的阱区内；所述沟槽栅极贯穿所述第二导电类型的第一掺杂区及所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内；

第二导电类型的第二掺杂区，位于所述第一导电类型的阱区内，且位于相邻所述第二导电类型的第一掺杂区之间。

4.根据权利要求3所述的沟槽型IGBT器件结构，其特征在于，所述栅极导电层及所述栅氧化层均贯穿所述第二导电类型的第一掺杂区及所述第一导电类型的阱区并延伸至所述第二导电类型的漂移区内。

5.根据权利要求3所述的沟槽型IGBT器件结构，其特征在于，所述第二导电类型的第二掺杂区的深度小于所述第二导电类型的第一掺杂区的深度，且所述第二导电类型的第一掺杂区的深度小于所述第一导电类型的阱区的深度。

6.根据权利要求1-5中任一项所述的沟槽型IGBT器件结构，其特征在于，所述绝缘隔离层的厚度大于所述栅氧化层的厚度。

7.根据权利要求1-5中任一项所述的沟槽型IGBT器件结构，其特征在于：所述绝缘隔离层包括氧化层。

8.根据权利要求2-5中任一项所述的沟槽型IGBT器件结构，其特征在于：所述栅极导电层的深度及所述栅氧化层的深度均大于第一导电类型的阱区的深度。

9.根据权利要求1-5中任一项所述的沟槽型IGBT器件结构，其特征在于，所述第一导电类型包括P型且所述第二导电类型包括N型。

10.根据权利要求1-5中任一项所述的沟槽型IGBT器件结构，其特征在于，所述第一导电类型包括N型且所述第二导电类型包括P型。

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