CN211319204U - 基于fpga的多种编码器协议自由转换ip核 - Google Patents

Abstract

本实用新型公开了一种基于FPGA的多种编码器协议自由转换IP核，涉及工业控制技术领域。该基于FPGA的多种编码器协议自由转换IP核包括基本IP核模块、外设IP核模块以及自定义IP核模块。其中，外设IP核模块，其通过并口与外部的上位机连接，通过Avalon总线分别与基本IP核模块、自定义IP核模块相连；基本IP核模块，其还通过Avalon总线与自定义IP核模块连接；自定义IP核模块，其内部设置有控制寄存器，其还与外部的编码器及至少一个目的机相连。本实用新型实现了对编码器数据并行处理、同步采集，以及按需转化输出，不但信息的实时性、同步性较高，而且克服了编码器协议不一致的缺陷。

Description

基于FPGA的多种编码器协议自由转换IP核

技术领域

本实用新型涉及工业控制技术领域，具体来讲是一种基于FPGA (FieldProgrammable Gate Array，现场可编程逻辑门阵列)的多种编码器协议自由转换IP(Intellectual Property，知识产权)核。

背景技术

目前，编码器应用早已渗透到了工业控制的各个领域，现在市面上的编码器的接口方式有多种，包括常用的增量式A、B、Z相光电码盘式、RS422异步串口式、SSI协议式、Biss_c协议式等。而在一些高精度要求的应用场合，比如：高精度转台、光电经纬仪、红外反扫控制系统等，基于ENDAT2.2协议的海德汉编码器是比较可靠地应用选择。

在传统的伺服驱动控制系统中，都是选择编码器与驱动器协议相匹配的方案，然后再从驱动器中读取当前的位置信息，以供他用。在一般的伺服控制场合，这种模式可以可靠地完成需要的工作或功能，其弊端在于从驱动器中读取位置信息时，会有一定的滞后性，这种延迟滞后，一般为毫秒级，最大可达几十到上百毫秒，当这些位置信息只作为观测信息时，不会对系统功能造成影响。

但是，在一些高精度的应用场合，特别是编码器位置信息有其他的实时应用要求的时候，例如光电经纬仪的应用中，多台瞄向同一目标的光电观测仪，彼此之间的伺服运动编码器位置信息，必须严格实时同步地发送给同一工控机进行处理计算，同步要求必须控制在微秒级别，如此才能最大限度的消除系统误差。传统的伺服控制系统中，从驱动器读取位置信息的模式显然难以保证多台观测仪的编码器位置信息的实时性。再如红外反扫光电应用中，红外传感器中具有一片可转动平面镜，有与伺服运动方向相反短暂转动的功能，以此保证传感器在伺服转动的过程中对于同一目标有足够的曝光时间。但是这种红外传感器，除了需要实时编码器位置信息外，其协议往往是自定义的，并非标准的常见协议。

因此，如何克服传统伺服控制领域中，位置信息多用时，信息的实时性、同步性较差，协议不一致等缺陷，是本领域技术人员亟待解决的问题。

实用新型内容

本实用新型的目的是为了克服上述背景技术的不足，提供一种基于FPGA的多种编码器协议自由转换IP核，实现了对编码器数据并行处理、同步采集，以及按需转化输出，不但信息的实时性、同步性较高，而且克服了编码器协议不一致的缺陷。

为达到以上目的，本实用新型提供一种基于FPGA的多种编码器协议自由转换IP核，包括：

基本IP核模块、外设IP核模块以及自定义IP核模块；

外设IP核模块，其通过并口与外部的上位机连接，通过Avalon 总线分别与基本IP核模块、自定义IP核模块相连；

基本IP核模块，其还通过Avalon总线与自定义IP核模块连接；

自定义IP核模块，其内部设置有控制寄存器，其还与外部的编码器及至少一个目的机相连。

进一步的，所述外设IP核模块包括定时器、PIO并口；定时器、 PIO并口均与Avalon总线相连，且PIO并口还与外部的上位机连接。

进一步的，所述基本IP核模块，包括NIOS II CPU、SDRAM控制器、FLASH控制器以及PLL模块；NIOS II CPU、SDRAM控制器、 FLASH控制器均与Avalon总线相连。

进一步的，所述自定义IP核模块的控制寄存器包括接收数据寄存器、发送数据寄存器。

进一步的，所述目的机包括驱动器以及需要编码器数据信息的传感器。

进一步的，所述自定义IP核模块、编码器、目的机均内置多种编码器协议。

进一步的，所述多种编码器协议包括SSI协议、Biss_c协议、 Endat2.2协议以及自定义串口协议，且不仅限于以上协议。

本实用新型的有益效果在于：

(1)本实用新型的自定义IP核模块实现了对编码器数据并行处理、同步采集，以及按需转化输出，能够有效克服多输出端口数据信息(如位置信息)的不同步、不同输出端口所支持协议不一致的问题，可以在同一个时钟下，并行输出数据，使得不同接收端对数据的处理有较高的同步性。

(2)本实用新型是基于FPGA进行设计的IP核，由于FPGA的集成度高，所以采用本实用新型的多种编码器协议自由转换IP核，可以使系统资源得到有效利用。

(3)本实用新型能广泛用于高精度转台控制、光电经纬仪、红外反扫控制、工业控制等领域，适用范围广。

附图说明

图1为本实用新型实施例中基于FPGA的多种编码器协议自由转换IP核的结构框图；

图2为本实用新型实施例中自定义IP核模块的功能示意图；

图3为本实用新型实施例中SSI协议时序图；

图4为本实用新型实施例中Biss_c协议时序图；

图5为本实用新型实施例中Endat2.2协议时序图；

图6为本实用新型实施例中自定义红外传感器协议时序图；

图7为本实用新型实施例中SSI协议时序状态机图；

图8为本实用新型实施例中Biss_c协议时序状态机图；

图9为本实用新型实施例中Endat2.2协议时序状态机图；

图10为本实用新型实施例中自定义红外传感器协议时序状态机图；

图11为基于FPGA的多种编码器协议自由转换IP核的工作流程示意图。

具体实施方式

首先，对本实用新型的设计原理作进一步详细说明：本实用新型是基于Avalon总线的规范，设计出相应的IP核，构成NIOS II处理器系统构架。本设计的硬件设计构架如图1所示。包括基本IP核模块，外设IP核模块，以及自定义IP核模块。

其中，基本IP核模块，包括NIOS II软核定制模块，所述NIOS II软核定制模块包括NIOS II CPU、SDRAM控制器、PLL(Phase Locked Loop，锁相环)模块以及FLASH控制器在内的片上系统所需的最基本的处理器系统。这些最基本的处理器系统设置了系统的时钟频率，中断地址以及存储地址。

外设IP核模块，包括定时器，通用输入/输出并口(PIO)，用于为系统提供基本的计时，存储以及与上位机并口数据采集卡PCI7248 进行通讯的功能。

重要的是，在自定义IP核模块的部分，本实用新型通过数字逻辑语言定制了可控制切换通讯协议的绝对式位置编码器数据采集的 IP核，使得本设计的自定义IP核模块可以支持多种编码器协议的编码器数据的采集,同时将数据信息(如位置信息)进行可选择的协议转换输出，且输出模式也同样可以支持多种编码器协议。具体设计时，所支持得多种编码器协议可包括常用的SSI协议式、Biss_c协议、 ENDAT2.2协议；还可根据需要包括自定义串口协议，例如：根据实际应用工程实践需要，针对红外反扫光电系统，可设计支持自定义的红外通讯编码器协议。该部分的设计采用数字逻辑语言，并且都服从 Avalon总线规则。

与此同时，为了将采集到的编码器数据信息(如位置信息)经过所需要的协议转换后同时输出到不同的目的机，实现对编码器数据并行处理、同步采集，以及按需转化输出，使得信息的实时性、同步性提高，并克服编码器协议不一致的问题。本实用新型中的自定义IP 核模块通过使用数字逻辑语言模拟接口时序，采用状态机的方法实现接口时序的协议控制，从而完成编码器数据采集、协议转化并输出数据至相应目的机。并且由上位机通过并口写入控制字，NIOS II CPU 根据控制字直接配置自定义IP核模块中控制寄存器的控制字，从而完成状态机的选择。

在整体的架构设计方面，就是通过制定以上三部分的IP核模块，基于Avalon数据交换构架，将自定义IP核模块集成到一个处理器系统，生成基于FPGA的编码器采集与输出的逻辑硬件，使之成为独立的软核，使多端口输出达到并行、高速、实时的目的。采用基于FPGA 的设计实现编码器协议的转化，其显著的优点是能够实现高速和并行处理，因为其采用纯硬件数字逻辑语言来进行描述，可以保证数据的实时与同步性。同时其并行处理的特性，使得可以同时采集多个编码器信息并进行协议转化输出。FPGA采用的是基于IP核的构架，这种方式使得多个IP核独立地运行，可以做到真正的同步。

为了使本领域技术人员更好地理解本实用新型，下面结合附图和具体实施方式对本实用新型作进一步详细说明。

但需说明的是：接下来要介绍的示例仅是一些具体的例子，而不作为限制本实用新型的实施例必须为如下具体的步骤、数值、条件、数据、顺序等。本领域技术人员可以通过阅读本说明书来运用本实用新型的构思来构造本说明书中未提到的更多实施例。

参见图1所示，本实用新型实施例提供一种基于FPGA的多种编码器协议自由转换IP核，包括：基本IP核模块、外设IP核模块以及自定义IP核模块。

其中，外设IP核模块，其通过并口与外部的上位机连接，可获取上位机写入的控制字，并通过Avalon总线分别与基本IP核模块、自定义IP核模块相连。

基本IP核模块，其还通过Avalon总线与自定义IP核模块连接，可根据上位机写入的控制字，配置自定义IP核模块的控制寄存器，实现对输入、输出协议的选择，从而使能相应的状态机。具体来说，基本IP核对自定义IP核模块的控制寄存器进行相应的配置时，配置信息包括输入协议选择(包含波特率设置、信息位数、指令设置)使能信号；输出协议选择(包含波特率设置、位数设置、预定义指令) 使能信号。

自定义IP核模块，其内部设置有控制寄存器，其还与外部的编码器及至少一个目的机相连，用于进行编码器数据采集、协议转化并输出数据至相应目的机，且数据采集与数据输出过程，均通过在相应的数字逻辑语言描述的状态机控制下产生所需接口协议的时序的方式来实现。具体来说，该自定义IP核模块的工作流程可如下：

1)自定义IP核模块在基本IP核模块确定输入协议并使能相应的状态机后，其接收端口(如串口接收端)按照相应的状态机产生时序输出，并在数据端进行相应命令发送和编码器数据采集(即接收数据)；

2)采集到的数据经过协议转化传递给输出端口(如串口输出端)，也可以被NIOSSII CPU从Avalon总线读出，并从PIO并口输出到上位机；

3)输出端口将传递过来的数据信息(如位置信息)，在相应的状态机控制下，产生所需的时序，并完成数据的多端口同步输出。

4)重新检查当前写入的控制字，按照相应的控制字，再次执行上述步骤。

进一步地，参加图1所示，该基本IP核模块，包括NIOS II软核定制模块，所述NIOSII软核定制模块包括NIOS II CPU、SDRAM 控制器、FLASH控制器以及PLL模块在内的片上系统所需的最基本的处理器系统，其中NIOS II CPU、SDRAM控制器、FLASH控制器均与Avalon总线相连。这些最基本的处理器系统使得该基本IP核模块可用于为系统设置时钟频率，中断地址以及存储地址等。该外设IP 核模块，包括定时器，通用输入/输出并口(PIO并口)；定时器、FLASH 存储器、PIO并口均与Avalon总线相连，且PIO并口还与外部的上位机连接，使得该外设IP核模块可用于为系统提供基本的计时，存储以及与上位机并口数据采集卡PCI7248进行通讯的功能。另外，该自定义IP核模块的控制寄存器包括接收数据寄存器、发送数据寄存器；且自定义IP核模块、编码器、目的机均内置多种编码器协议，可支持多种编码器协议。

上位机通过PIO并口与NIOS II CPU通讯，可以用来交换数据，也可以对自定义IP核模块的控制寄存器进行设置。编码器作为自定义IP核模块的数据串口输入来源。目的机包括驱动器以及需要编码器数据信息(如位置信息)的各种传感器，如红外传感器，经纬仪数据处理系统等。

进一步地，在实际应用中，参见图2所示，所述自定义IP核模块可以支持SSI协议、Biss_c协议、Endat2.2协议以及自定义串口协议的编码器数据的采集，同时可以按照上述任一种协议进行转化输出。对应的，所述自定义IP核模块的输入端口通过硬件逻辑语言，设计了四个输入状态机逻辑，分别是SSI协议状态机、Biss_c协议状态机、 Endat2.2协议状态机以及自定义串口协议状态机。通过控制寄存器的输入协议选择字，使能某一个状态机后，就开始产生接受编码器数据的时序逻辑。接收完一帧数据后，经过校验无误(Biss_c、Endat2.2 协议包含校验信息)传递给接收数据寄存器以及输出端口寄存器。同样，输出端口也通过硬件逻辑语言，设计了四个输出状态机逻辑，分别是SSI协议状态机、Biss_c协议状态机、Endat2.2协议状态机以及自定义串口协议状态机。通过输出控制寄存器的协议选择字，使能某一个或多个状态机后，就开始产生发送编码器数据的时序逻辑，将发送寄存器中的数据同步输出到不同端口。

更进一步地，在上述实施方式中，若确定的输入协议为SSI协议时，所述自定义IP核模块进行编码器数据采集，具体工作流程如下：

SSI协议的编码器数据接收时序如图3所示，对应的接口时序状态机如图7所示。其中，如图3和图7所示，SSI协议的时序信号中，包含时钟信号(Clock)和数据信号(Data)。默认空闲状态(idle 状态)时钟信号保持高电平。收到使能信号En后，开始采集编码器数据(此时对应Gen_start状态)，自定义IP核模块接收端口的时钟信号产生一个下降沿信号，持续T_DFC时长，此期间编码器锁存数据信息(如位置信息)。接下来时钟信号发出正常时序逻辑，编码器在每一个时钟沿上升沿发出一位数据信息(如位置信息)，MSB(MostSignificant Bit，最高有效位)先发送，LSB(Least Significant Bit，最低有效位)最后发送。自定义IP核模块在每一个时钟沿的下降沿读取数据信号线上的信息并按位锁存进接收数据寄存器(对应rec_pos 状态)。直至读取到最后一位数据。在最后一个上升沿，时钟信号持续一个至少T_m时长的高电平，此期间数据信号拉低，进入结束状态 (Over_state)，并保存数据信息(Pos保存)。之后进入ilde，初始化，开启新一帧数据的读取。

同理，若确定的输出协议为SSI协议，所述自定义IP核模块输出数据至相应目的机时，则是检测目的机(驱动器或其他传感器)的时钟，按照上述的逻辑将数据信息(如位置信息)按位输出到相应目的机数据信号线上。

更进一步地，在上述实施方式中，若确定的输入协议为Biss_c 协议时，自定义IP核模块进行编码器数据采集，具体工作流程如下：

Biss_c协议的编码器数据接收时序如图4所示，对应的接口时序状态机如图8所示。如图4和图8所示，Biss_c协议的时序信号中，包含时钟信号(MA)和数据信号(SLO)，时钟信号由自定义IP核模块控制，数据信号则由编码器控制。默认空闲状态时钟信号保持高电平,数据信号由编码器保持为高电平。开始采集编码器数据时，处于idle状态，时钟(MA)处于高电平，收到使能信号(En)后，时钟进入Wait-ack状态，自定义IP核模块时钟信号线产生正常的时钟信号，若干周期后，编码器检测到正常时钟，并于在时钟信号上升沿，在数据信号线产生一个拉低的ACK应答信息，持续12个周期，并在此期间锁存数据信息(如位置信息)，自定义IP核模块经若干周期后检测到数据信号拉低，即等到了ACK信号，状态机进入Wait_start状态。编码器锁存数据信息(如位置信息)完毕后发出一个周期的高电平起始信号标志(Start)。自定义IP核模块经若干周期后检测到数据信号拉高，即等到了Start信号，状态机进入Rec_pos 状态。此后编码器发出一位多圈信号标志(CDS：0表示单圈，1表示多圈)，接下来发送数据信息(如位置信息)，MSB先发送，LSB 最后发送；最后发送错误(Error)、警告(Warm)、校验信息(CRC)。自定义IP核模块的接收端口，在每个时钟信号的下降沿，锁存一位数据信号到寄存器，同时进行每一位的CRC校验计算过程。最后自定义IP核模块接收完所有数据信息后，拉高时钟信号线，编码器则拉低数据信号线，进入Timeout状态，持续Timeout时长，CRC校验无误后将数据传递到接收数据寄存器和发送数据寄存器。此后重新进入idle状态，可以开启新一帧数据接收。

同理，若确定的输出协议为Biss_c协议，所述自定义IP核模块输出数据至相应目的机时，则是自定义IP核模块按照上述逻辑控制数据信号，时钟信号由目的机(驱动器或其他传感器)控制。

更进一步地，在上述实施方式中，若确定的输入协议为Endat2.2 协议时，自定义IP核模块进行编码器数据采集，具体工作流程如下：

Endat2.2协议的编码器数据接收时序如图5所示，对应的接口时序状态机设计如图9所示。如图5和图9所示，Endat2.2协议的时序信号中，包含时钟信号(CLOCK)和数据信号(DATA)。默认空闲状态(idle状态)时钟信号和数据信号都保持高电平。接收到使能信号(En)开始采集编码器数据时进入Gen_start状态，自定义IP核模块接收端口的数据线切换为输出模式，时钟信号线产生一个下降沿信号并持续t_st时长，然后产生正常时钟信号。编码器收到下降沿信号后，开始锁存数据信息(如位置信息)。从第三个下降沿开始，自定义IP核模块进入Send_mode状态，数据端口根据上位机写入的指令，向编码器发送6位指令信号，然后自定义IP核模块拉低数据信号线，并将数据线切换为输入模式，进入Wait_fb状态并开始等待编码器在数据线上的开始信号S(高电平有效)。编码器接收到指令信号后，按照指令信号，发送相应的数据，以一位开始信号S为起始，两位错误位标志(F1与F2)随后，接着数据信息(如位置信息)MSB先发送，最后发送CRC校验码，在时钟信号上升沿按位发送上述信息。自定义IP核模块在数据信号线上检测到高电平后，进入Rec_pos状态，在每一个时钟下降沿沿依次锁存上述信息，从LSB开始到MSB 位进行CRC校验，直至读取到最后一位数据。读取完数据后，自定义IP核模块进入Timeout状态，数据信号切换为输出模式，在接下来一个上升沿，时钟信号拉高并持续一个至少t_m时长的高电平，作为编码器恢复时间。接下来数据信号拉低，持续t_R时长，最后恢复默认状态。之后进入idle状态，开启新一帧数据的读取。

同理，若确定的输出协议为Endat2.2协议，所述自定义IP核模块输出数据至相应目的机时，则是检测驱动器或其他传感器的时钟与数据指令，按照同样的逻辑将位置信息按位输出到数据信号线上。

更进一步地，在上述实施方式中，自定义串口协议采用自定义红外传感器协议，自定义IP核模块只按照该协议发送数据，而不接收数据。因此，若确定的输出协议为自定义红外传感器协议时，所述自定义IP核模块输出数据至相应目的机的具体流程包括：

自定义红外传感器协议时序如图6所示，对应的接口时序状态机如图10所示。如图6和图10所示，自定义红外传感器协议时序信号中，包含时钟信号(clk)和数据信号(data)。该自定义协议中，采用源同步信号传输设计，时钟信号和数据信号都由自定义IP核模块控制。默认空闲状态(idle状态)数据信号保持高电平，时钟信号可以一直正常发送。自定义IP核模块收到En信号后，进入Gen_start 状态，数据信号线首先产生一个下降沿并持续一个周期，以此作为起始位。然后进入Send_pos状态，在每一个时钟沿上升沿发出一位数据信息(如位置信息)，MSB先发送，LSB最后发送。所有数据发送完毕后(Send_over信号产生)，自定义IP核模块进入Dat_high 状态，拉高数据信号线，并持续T_m个时钟周期。每一帧数据传输周期为128个时钟周期。之后再次进入idle状态，发送新的起始位和数据，开始新一帧数据发送。

为了更清楚的理解本实用新型的工作原理，下面以所支持的多种编码器协议为SSI协议、Biss_c协议、Endat2.2协议以及自定义串口协议，且目的机包括驱动器和红外传感器为例，对本实用新型基于 FPGA的多种编码器协议自由转换IP核的工作流程进行详细说明。参见图11所示，其工作流程如下：

1、外设IP核模块通过PIO并口获取上位机写入的控制字；该控制字包括协议选择，波特率选择等；基本IP核模块根据获取的控制字，配置自定义IP核模块的控制寄存器，实现对输入、输出协议的选择。

2、自定义IP核模块根据基本IP核模块配置的控制字进行判断，若控制字为输入EN＝1、输出EN1＝1、输出EN2＝1，表示当前需要进行编码器数据采集，且需要多路输出至目的机1(驱动器)与目的机2(红外传感器)；

3、自定义IP核模块进行编码器数据采集时，根据基本IP核模块配置的输入协议控制字，选择相应输入协议的状态机(SSI协议状态机、Biss_c协议状态机、Endat2.2协议状态机或自定义串口协议状态机)后，就开始产生接收编码器数据的时序逻辑并接收数据；接收到的数据经过协议转化传递给输出端口(串口输出端)，也可以被 NIOSS II CPU从Avalon总线读出，并从PIO并口输出到上位机；输出端口将传递过来的数据信息，在相应的状态机控制下，产生所需的时序，完成数据的多路同步输出。

4、重新检查当前写入的控制字，按照相应的控制字，再次执行上述步骤。

注意：上述的具体实施例仅是例子而非限制，且本领域技术人员可以根据本实用新型的构思从上述分开描述的各个实施例中合并和组合一些步骤和装置来实现本实用新型的效果，这种合并和组合而成的实施例也被包括在本实用新型中，在此不一一描述这种合并和组合。

本实用新型实施例中提及的优点、优势、效果等仅是示例，而非限制，不能认为这些优点、优势、效果等是本实用新型的各个实施例必须具备的。另外，本实用新型实施例公开的上述具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本实用新型实施例必须采用上述具体的细节来实现。

本实用新型实施例中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子，并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。本实用新型实施例所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本实用新型。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本实用新型的范围。因此，本实用新型不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本实用新型的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。且本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (7)

1.一种基于FPGA的多种编码器协议自由转换IP核，其特征在于，包括：基本IP核模块、外设IP核模块以及自定义IP核模块；

外设IP核模块，其通过并口与外部的上位机连接，通过Avalon总线分别与基本IP核模块、自定义IP核模块相连；

基本IP核模块，其还通过Avalon总线与自定义IP核模块连接；

自定义IP核模块，其内部设置有控制寄存器，其还与外部的编码器及至少一个目的机相连。

2.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述外设IP核模块包括定时器、PIO并口；定时器、PIO并口均与Avalon总线相连，且PIO并口还与外部的上位机连接。

3.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述基本IP核模块，包括NIOS IICPU、SDRAM控制器、FLASH控制器以及PLL模块；NIOS IICPU、SDRAM控制器、FLASH控制器均与Avalon总线相连。

4.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述自定义IP核模块的控制寄存器包括接收数据寄存器、发送数据寄存器。

5.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述目的机包括驱动器以及需要编码器数据信息的传感器。

6.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述自定义IP核模块、编码器、目的机均内置多种编码器协议。

7.如权利要求6所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述多种编码器协议包括SSI协议、Biss_c协议、Endat2.2协议以及自定义串口协议。

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