CN211150553U - 具有高散热和电磁屏蔽性的扇出型封装结构 - Google Patents
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- 230000017525 heat dissipation Effects 0.000 title claims abstract description 139
- 238000004806 packaging method and process Methods 0.000 title abstract description 19
- 239000004033 plastic Substances 0.000 claims abstract description 45
- 239000003292 glue Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 229910000679 solder Inorganic materials 0.000 claims description 25
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 239000000853 adhesive Substances 0.000 description 16
- 230000001070 adhesive effect Effects 0.000 description 16
- 239000000463 material Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000007747 plating Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 239000000741 silica gel Substances 0.000 description 4
- 229910002027 silica gel Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229920006336 epoxy molding compound Polymers 0.000 description 3
- 239000000499 gel Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021389 graphene Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 102220600549 C-C chemokine receptor type 5_S40D_mutation Human genes 0.000 description 1
- 102220570201 Pyridoxal-dependent decarboxylase domain-containing protein 1_S40A_mutation Human genes 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 102200003959 rs11556986 Human genes 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本实用新型公开一种具有高散热和电磁屏蔽性的扇出型封装结构，包括：散热屏蔽结构，包括散热屏蔽本体、位于散热屏蔽本体第一面的凹槽和位于散热屏蔽本体第二面的栅格，第一面与第二面相背；塑封件，覆盖散热屏蔽本体的外周，塑封件的一面与第一面平齐，另一面邻近第二面；芯片，通过散热胶贴于凹槽内，芯片正面与塑封件表面平齐；位于塑封件表面并与芯片的I/O接口电连接的种子层和位于种子层上的重布线层；金属凸块，与重布线层的焊盘区焊接。本实用新型可有效屏蔽外部的电磁干扰，保证芯片工作的稳定性和可靠性，芯片工作时产生的热量通过具有较大表面积的栅格进行快速散热，同时还能防止重布线层与芯片的I/O接口之间的结合力受到影响。
Description
技术领域
本实用新型涉及集成电路封装技术领域，具体涉及一种具有高散热和电磁屏蔽性的扇出型封装结构。
背景技术
随着微电子技术的飞速发展，芯片的尺寸越来越小，同时运算速度越来越快，发热量也就越来越大，如英特尔处理器3.6G奔腾4终极版运行时产生的热量最大可达115w，这就对芯片的散热性能提出更高的要求。任何芯片的正常工作都必须满足一个温度范围，这个温度是指硅片上的温度，通常称之为结温。如果要维持芯片的结温在正常的温度范围以内，就需要采取一定的技术手段使芯片产生的热量迅速发散到环境中去。具体地，芯片产生的热量主要传给芯片封装外壳，由芯片封装外壳直接散布到环境中去。
除此之外，芯片所处的电磁环境对芯片的稳定性和可靠性具有很大的影响，如果电磁干扰过大，则会增大芯片出错的几率，甚至破坏芯片。
实用新型内容
本实用新型的一个目的在于提供一种具有高散热和电磁屏蔽性的扇出型封装结构，可以提高扇出型封装结构的散热性和电磁屏蔽性能，同时还能防止重布线层与芯片的I/O接口之间的结合力受到影响。
本实用新型的另一个目的在于提供一种具有高散热和电磁屏蔽性的扇出型封装结构，可以提高扇出型封装结构的散热性和电磁屏蔽性能，同时还能防止重布线层与芯片的I/O接口之间的结合力受到影响，并能使芯片的部分I/O接口接地以提高芯片输出稳定性。
为达此目的，本实用新型采用以下技术方案：
提供一种具有高散热和电磁屏蔽性的扇出型封装结构，包括：
散热屏蔽结构，包括散热屏蔽本体、位于所述散热屏蔽本体的第一面的凹槽和位于所述散热屏蔽本体的第二面的栅格，所述第一面与所述第二面相背；
塑封件，覆盖所述散热屏蔽本体的外周，且所述塑封件的一面与所述第一面平齐，另一面邻近所述第二面；
芯片，通过散热胶贴于所述凹槽内，所述芯片的正面与所述塑封件的表面平齐；
位于所述塑封件表面并与所述芯片的I/O接口电连接的种子层和位于所述种子层上的重布线层；
金属凸块，与所述重布线层的焊盘区焊接。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，还包括介电层和阻焊层，所述介电层覆盖所述芯片的正面、所述散热屏蔽结构的端面以及所述塑封件的表面，所述介电层上开设有供所述芯片的I/O接口外露的通孔，所述种子层位于所述介电层的表面和所述通孔的表面，所述种子层和所述重布线层具有使部分所述介电层外露的图形窗口，所述阻焊层覆盖外露于所述图形窗口的所述介电层以及所述重布线层的非焊盘区。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，还包括介电层和阻焊层，所述介电层覆盖所述芯片的正面、所述散热屏蔽结构的端面以及所述塑封件的表面，所述介电层上开设有供所述芯片的I/O接口外露的第一通孔和供所述散热屏蔽结构的部分端面外露的第二通孔，所述种子层位于所述介电层、所述第一通孔和第二通孔的表面，所述种子层和所述重布线层具有使部分所述介电层外露的图形窗口，所述芯片的部分I/O接口通过所述重布线层和所述种子层与所述散热屏蔽结构连接以接地，所述阻焊层覆盖外露于所述图形窗口的所述介电层以及所述重布线层的非焊盘区。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，所述散热胶位于所述芯片的背面与所述凹槽的槽底之间。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，所述散热胶的厚度为10～30微米。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，所述栅格包括2～50个间隔设置的栅格齿。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，所述栅格齿的高度为1～10毫米。
作为具有高散热和电磁屏蔽性的扇出型封装结构的优选方案，所述散热屏蔽结构的材料为金、银、铜或者铜铝合金。
本实用新型的有益效果：本实用新型将芯片贴装在金属材质的散热屏蔽结构的凹槽内，可以有效屏蔽外部的电磁干扰，保证芯片工作的稳定性和可靠性，芯片工作时产生的热量可以通过具有较大表面积的栅格进行快速散热，避免温度过高而影响芯片的正常工作，同时还能防止重布线层与芯片的I/O接口之间的结合力受到影响；芯片的部分I/O接口可通过重布线层和种子层与散热屏蔽结构连接，使芯片的该部分I/O接口接地，从而进一步提高芯片的输出稳定性。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型一实施例所述的具有高散热和电磁屏蔽性的扇出型封装结构的制备方法的流程图。
图2是本实用新型一实施例所述的步骤S40的具体流程图。
图3是本实用新型另一实施例所述的步骤S40的具体流程图。
图4是本实用新型一实施例所述的临时键合胶贴于载板上的剖视示意图。
图5是本实用新型一实施例所述的芯片通过临时键合胶贴于载板上的剖视示意图。
图6是本实用新型一实施例所述的散热胶贴于芯片背面的剖视示意图。
图7是本实用新型一实施例所述的散热屏蔽结构设于芯片上的剖视示意图。
图8是本实用新型一实施例所述的散热屏蔽结构选择性塑封后的剖视示意图。
图9是本实用新型一实施例所述的翻转塑封件并再次贴装于载板上的剖视示意图。
图10是本实用新型一实施例所述的翻转塑封件后制作种子层、重布线层、阻焊层以及植入金属凸块后的剖视示意图。
图11是本实用新型一实施例所述的具有高散热和电磁屏蔽性的扇出型封装结构的剖视示意图。
图12是本实用新型另一实施例所述的具有高散热和电磁屏蔽性的扇出型封装结构的剖视示意图。
图中：
1、载板；2、芯片；3、临时键合胶；4、散热屏蔽结构；41、散热屏蔽本体；42、栅格；5、散热胶；6、塑封件；7、种子层和重布线层；8、金属凸块；9、阻焊层。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本实用新型的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本实用新型实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在本实用新型的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
如图1所示，本实施例的具有高散热和电磁屏蔽性的扇出型封装结构的制备方法包括以下步骤：
S10、提供载板1和芯片2，将芯片2贴装于载板1上，并使芯片2的正面朝向载板1；具体地，提供载板1，将临时键合胶3贴于载板1沿其厚度方向的一侧面(图4)，然后将芯片2贴于临时键合胶3上，通过临时键合胶3将芯片2临时固定于载板1上(图5)；
S20、提供金属材质的散热屏蔽结构4，散热屏蔽结构4具有背向设置的凹槽和栅格42，如图6、图7所示，将散热屏蔽结构4贴装于载板1上，使芯片2位于凹槽内并通过散热胶5与凹槽连接；具体地，将散热屏蔽结构4的凹槽朝向载板1并正对芯片2的位置贴装在载板1上，使芯片2通过散热胶5与凹槽连接，通过散热胶5将芯片2工作时产生的热量传递至散热屏蔽结构4，再通过栅格42将热量散布至环境中，采用栅格42结构进行散热，可以提高散热面积，实现高效散热；同时，散热屏蔽结构4包裹住芯片2，可以有效屏蔽外部的电磁干扰，保证芯片2工作的稳定性和可靠性。
S30、采用塑封料对散热屏蔽结构4进行选择性塑封，如图8所示，形成覆盖散热屏蔽结构4的外周并使栅格42外露的塑封件6；采用塑封料对散热屏蔽结构4进行选择性塑封，后续制作重布线层时可以增加重布线层与芯片2的I/O接口之间的结合力，提高扇出型封装结构的性能稳定性；
S40、移除载板1，然后翻转塑封件6并固定(图9)，在塑封件6靠近芯片2正面的一侧以及芯片2的正面依次制作种子层和重布线层7，并在重布线层的焊盘区植入金属凸块8(图10)。
再次拆键合移除载板1和临时键合胶3，制得如图11所示的具有高散热和电磁屏蔽性的扇出型封装结构。
本实施例将芯片2贴装在金属材质的散热屏蔽结构4的凹槽内，并对散热屏蔽结构4进行选择性塑封，以通过制作重布线层将芯片I/O接口电性引出，可以有效屏蔽外部的电磁干扰，保证芯片2工作的稳定性和可靠性，芯片2工作时产生的热量可以通过具有较大表面积的栅格42进行快速散热，避免温度过高而影响芯片2的正常工作，同时还能防止重布线层与芯片2的I/O接口之间的结合力受到影响。与现有技术相比，本实施例并非简单地采用金属材质的散热屏蔽结构4以实现电磁屏蔽效果，而是对散热屏蔽结构4的凹槽的侧壁的厚度进行调整，仅使栅格42位于芯片2的背面，有针对性地对集中于芯片2背面的热量进行散热并在凹槽的外侧壁上制作塑封件6以便于将芯片2的I/O接口电性引出。
参考图2，步骤S40具体包括以下步骤：
S40A、移除载板1，然后翻转塑封件6并通过另一临时键合胶3贴装于另一载板1上；
S40B、在塑封件6靠近芯片2正面的一侧以及芯片2的正面贴装介电层，对介电层进行开孔处理，形成使芯片2的I/O接口外露的通孔，介电层覆盖散热屏蔽结构4远离栅格42的一端面；
S40C、在介电层和通孔的表面依次制作种子层和重布线层7；
S40D、在重布线层上制作使重布线层的焊盘区外露的阻焊层9；
S40E、提供金属凸块8，将金属凸块8焊接植入焊盘区。
更具体地，本实施例的具有高散热和电磁屏蔽性的扇出型封装结构的制备方法包括以下步骤：
L10、提供载板1、芯片2和临时键合胶3，将临时键合胶3贴于载板1沿其厚度方向的一侧面，然后将芯片2正面朝向载板1贴装于临时键合胶3上；
L20、提供一软性的散热胶5，将该散热胶5贴于芯片2的背面；
L30、提供金属材质的散热屏蔽结构4，散热屏蔽结构4具有背向设置的凹槽和栅格42，将散热屏蔽结构4贴于临时键合胶3上，使芯片2位于凹槽内并通过散热胶5与凹槽连接；
L40、采用塑封料对散热屏蔽结构4进行选择性塑封，形成覆盖散热屏蔽结构4的外周并使栅格42外露的塑封件6；
L50、移除载板1，然后翻转塑封件6并通过另一临时键合胶3贴于另一载板1上；
L60、提供介电层，将介电层贴于塑封件6靠近芯片2正面的一侧并覆盖芯片2的正面，对介电层进行钻孔处理，形成使芯片2的I/O接口外露的通孔；
L70、通过真空溅射在介电层和通孔内形成种子层；
L80、在种子层上制作重布线层；具体地，通过电镀处理，在种子层上制作镀铜层，提供干膜，将干膜贴于镀铜层上，对干膜进行曝光、显影处理，形成使部分镀铜层外露的图形化孔，对外露于图形化孔的镀铜层和该镀铜层下方的种子层进行闪蚀处理，去除干膜，制得重布线层；当然，本实施例的重布线层的制备方法不限于此；
L90、将感光油墨涂覆于重布线层和外露的介电层上，经曝光、显影处理，形成使重布线层的焊盘区外露的阻焊层9；
L100、提供金属凸块8，将金属凸块8焊接植入重布线层的焊盘区。
其中，介电层在图中未示出。
进一步地，步骤S20中，将散热胶5贴于芯片2的背面，即散热胶5位于芯片2的背面与凹槽的槽底之间，使芯片2的背面通过散热胶5与凹槽的槽底连接，可以使芯片2工作时产生的热量通过散热胶5快速传递至栅格42，以提高散热效率。
可选地，介电层为ABF(Ajinomoto Build-up Film)或PI(聚酰亚胺)材质，但不限于此。
本实施例中，散热胶5的厚度为10～30微米，以确保芯片2通过该散热胶5稳定贴装在凹槽内，具体地，散热胶5的厚度与芯片2的厚度之和等于凹槽的槽深。
可选地，散热胶5的材料包含导热硅胶、石墨烯、导热矽胶的任一种或至少两种的混合物，即用于制备散热胶5的材料包含导热硅胶、石墨烯、导热矽胶的任一种或至少两种的混合物，除此之外，用于制备散热胶5的材料还包括其他的材料。散热胶5的制备方法属于常规技术，具体不再赘述。
可选地，封装料的材料包括聚酰亚胺、硅胶和EMC(Epoxy Molding Compound，环氧塑封料)，本实施例优选EMC，可以提高芯片2的封装结构稳定性，起到保护芯片2的作用。
可选地，金属凸块8为锡焊料、银焊料或者金锡合金焊料，本实施例优选为锡焊料制成的锡球，锡球焊接植入在重布线层的焊盘区，以实现芯片2的电性引出。
本实施例中，栅格42包括2～50个间隔设置的栅格齿。栅格齿的具体数量以及相邻两个栅格齿之间的距离依据扇出型封装结构的尺寸而定。栅格齿之间的间隙形成散热通道，芯片2工作时产生的热量散发至栅格齿的表面之后，通过散热通道扩散至环境中。
具体地，栅格齿的高度为1～10毫米，具体依据扇出型封装结构的尺寸而定。
可选地，散热屏蔽结构4的材料为金、银、铜或者铜铝合金，可以有效散热，并能起到屏蔽电磁干扰的效果。
在本实用新型的另一实施例中，该实施例与上述实施例的区别仅在于芯片2接地，以提高芯片的工作稳定性。接下来以mosfet芯片为例对本实施例进行详细说明。参考图3，步骤S40具体包括以下步骤：
S40a、移除载板1，然后翻转塑封件6并通过另一临时键合胶3贴装于另一载板1上；
S40b、在塑封件6靠近芯片2正面的一侧以及芯片2的正面贴装介电层，对介电层进行开孔处理，形成使芯片2的I/O接口外露的第一通孔和使散热屏蔽结构4的部分端面外露的第二通孔；
S40c、在介电层、第一通孔和第二通孔的表面依次制作种子层和重布线层7，使芯片2的部分I/O接口通过重布线层和种子层与散热屏蔽结构4连接以实现接地；
S40d、在重布线层上制作使重布线层的焊盘区外露的阻焊层9；
S40e、提供金属凸块8，将金属凸块8焊接植入焊盘区。
本实施例通过在介电层对应散热屏蔽结构4的部分端面开设第二通孔，使该芯片2的部分I/O接口通过重布线层和种子层与金属材质的散热屏蔽结构4连接，以实现该I/O接口的接地，以确保该芯片2输出稳定。
本实用新型的实施例还提供一种具有高散热和电磁屏蔽性的扇出型封装结构，包括：
散热屏蔽结构4，包括散热屏蔽本体41、位于散热屏蔽本体41的第一面的凹槽和位于散热屏蔽本体41的第二面的栅格42，第一面与第二面相背；
塑封件6，覆盖散热屏蔽本体41的外周，且塑封件6的一面与第一面平齐，另一面邻近第二面；
芯片2，通过散热胶5贴于凹槽内，芯片2的正面与塑封件6的表面平齐；
位于塑封件6表面并与芯片2的I/O接口电连接的种子层和位于种子层上的重布线层；
金属凸块8，与重布线层的焊盘区焊接。
本实施例中的具有高散热和电磁屏蔽性的扇出型封装结构采用的散热屏蔽结构4可以使扇出型封装结构具有良好的散热效果和抗电磁屏蔽性。
如图11所示，具有高散热和电磁屏蔽性的扇出型封装结构还包括介电层和阻焊层9，介电层覆盖芯片2的正面、散热屏蔽结构4的端面以及塑封件6的表面，介电层上开设有供芯片2的I/O接口外露的通孔，种子层位于介电层的表面和通孔的表面，种子层和重布线层7具有使部分介电层外露的图形窗口，阻焊层9覆盖外露于图形窗口的介电层以及重布线层的非焊盘区。
散热胶5位于芯片2的背面与凹槽的槽底之间。
本实施例的具有高散热和电磁屏蔽性的扇出型封装结构还包括阻焊层9，阻焊层9覆盖重布线层的非焊盘区。
本实施例中，散热屏蔽结构4的材料、栅格42的结构、散热胶5的材料及其厚度等均与上述实施例(制备方法)中的相同，具体不再赘述。
在另一实施例中，为了提高芯片2例如mosfet芯片等的稳定性，其在上述实施例的基础上进行了改进。
如图12所示，本实施例中的具有高散热和电磁屏蔽性的扇出型封装结构还包括介电层和阻焊层9，介电层覆盖芯片2的正面、散热屏蔽结构4的端面以及塑封件6的表面，介电层上开设有供芯片2的I/O接口外露的第一通孔和供散热屏蔽结构4的部分端面外露的第二通孔，种子层位于介电层、第一通孔和第二通孔的表面，种子层和重布线层7具有使部分介电层外露的图形窗口，芯片2的部分I/O接口通过重布线层和种子层与散热屏蔽结构4连接以接地，阻焊层9覆盖外露于图形窗口的介电层以及重布线层的非焊盘区。
本实施例中，芯片2的部分I/O接口通过重布线层和种子层与金属材质的散热屏蔽结构4连接，使该I/O接口接地，以确保该芯片2输出稳定。
需要声明的是，上述具体实施方式仅仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本实用新型做各种修改、等同替换、变化等等。但是，这些变换只要未背离本实用新型的精神，都应在本实用新型的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。
Claims (8)
1.一种具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，包括：
散热屏蔽结构，包括散热屏蔽本体、位于所述散热屏蔽本体的第一面的凹槽和位于所述散热屏蔽本体的第二面的栅格，所述第一面与所述第二面相背；
塑封件，覆盖所述散热屏蔽本体的外周，且所述塑封件的一面与所述第一面平齐，另一面邻近所述第二面；
芯片，通过散热胶贴于所述凹槽内，所述芯片的正面与所述塑封件的表面平齐；
位于所述塑封件表面并与所述芯片的I/O接口电连接的种子层和位于所述种子层上的重布线层；
金属凸块，与所述重布线层的焊盘区焊接。
2.根据权利要求1所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，还包括介电层和阻焊层，所述介电层覆盖所述芯片的正面、所述散热屏蔽结构的端面以及所述塑封件的表面，所述介电层上开设有供所述芯片的I/O接口外露的通孔，所述种子层位于所述介电层的表面和所述通孔的表面，所述种子层和所述重布线层具有使部分所述介电层外露的图形窗口，所述阻焊层覆盖外露于所述图形窗口的所述介电层以及所述重布线层的非焊盘区。
3.根据权利要求1所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，还包括介电层和阻焊层，所述介电层覆盖所述芯片的正面、所述散热屏蔽结构的端面以及所述塑封件的表面，所述介电层上开设有供所述芯片的I/O接口外露的第一通孔和供所述散热屏蔽结构的部分端面外露的第二通孔，所述种子层位于所述介电层、所述第一通孔和第二通孔的表面，所述种子层和所述重布线层具有使部分所述介电层外露的图形窗口，所述芯片的部分I/O接口通过所述重布线层和所述种子层与所述散热屏蔽结构连接以接地，所述阻焊层覆盖外露于所述图形窗口的所述介电层以及所述重布线层的非焊盘区。
4.根据权利要求1所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，所述散热胶位于所述芯片的背面与所述凹槽的槽底之间。
5.根据权利要求1所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，所述散热胶的厚度为10～30微米。
6.根据权利要求1所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，所述栅格包括2～50个间隔设置的栅格齿。
7.根据权利要求6所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，所述栅格齿的高度为1～10毫米。
8.根据权利要求1所述的具有高散热和电磁屏蔽性的扇出型封装结构，其特征在于，所述散热屏蔽结构的材料为金、银、铜或者铜铝合金。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201922425291.XU CN211150553U (zh) | 2019-12-27 | 2019-12-27 | 具有高散热和电磁屏蔽性的扇出型封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201922425291.XU CN211150553U (zh) | 2019-12-27 | 2019-12-27 | 具有高散热和电磁屏蔽性的扇出型封装结构 |
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|---|---|
| CN211150553U true CN211150553U (zh) | 2020-07-31 |
Family
ID=71744862
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| Application Number | Title | Priority Date | Filing Date |
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| CN201922425291.XU Active CN211150553U (zh) | 2019-12-27 | 2019-12-27 | 具有高散热和电磁屏蔽性的扇出型封装结构 |
Country Status (1)
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|---|---|
| CN (1) | CN211150553U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11189501B1 (en) | 2021-03-23 | 2021-11-30 | Chung W. Ho | Chip package structure and manufacturing method thereof |
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2019
- 2019-12-27 CN CN201922425291.XU patent/CN211150553U/zh active Active
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